メモリセルと一体化されたダイオード構成要素を形成し、メモリセルのアレイのプログラミングを容易にするシステムおよび方法が提供されている。このようなダイオード構成要素は、非対称の半導体特性を有するパッシブ層とアクティブ層とを備えたメモリセルのｐｎ接合の一部であり得る。そのような配置にすることで、トランジスタタイプの電圧制御の数と関連する電力消費を減らし、一方で、パッシブアレイの一部として個々のメモリセルのプログラミングを可能にする。さらに、システムにより、メモリセルがウェハ表面上に効率的に配置され、かつ、回路設計に利用できるダイスペース量を増加する。
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MirrorBit（トレードマーク）フラッシュメモリの製造方法は、半導体基板（１０２）を準備し（６０２）、電荷トラップ誘電体層（５０４）を堆積する（６０６）。第１及び第２のビットライン（５１２）が埋め込まれ（６０８）、ワードライン層（５１５）が堆積される（６１０）。ハードマスク層（５１６）はワードライン層（５１５）の上に堆積される（６１２）。ハードマスク層（５１６）は、電荷トラップ誘電体層（５０４）を破損することなく除去するため調製された材料からなる。フォトレジスト（５１８）はワードライン層（５１５）の上に堆積され、ハードマスク（５１９）を形成するため使用される（６１８）。フォトレジスト（５１８）は除去される（６２０）。ワードライン層（５１５）はワードライン（５２５−５２８）を形成するためハードマスク（５１９）を使用して処理される。
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デュアルビットフラッシュメモリアレイにおいて高速書込（プログラム）動作を実行する方法及び回路を示す。方法（２００）は、例えば、アレイの各セルの第１ビット及び第２ビットを消去し（２０４）、アレイの各セルの第１ビットを第２の状態にプログラムし（２０６）、次に、アレイの１つ以上のセルの第２ビットをユーザデータに従い第１の状態及び第２の状態の一方にプログラムすることで、第２ビットの高速書込（プログラム）を実行する。また、回路は、例えば、複数のアレイ部に構成されるデュアルビットフラッシュメモリセルを備えるコアセルアレイ（４０２）を含む。回路は、アレイ部の１つを選択的にブロック消去するように構成される制御回路（４０４）をさらに含み、ブロック消去（２０４）の第１段階で、１つのアレイ部の各デュアルビットフラッシュメモリの第１ビット位置及び第２ビット位置は両方とも、十分な電荷を含み、そこから第１の状態になるように除去される。制御回路（４０４）は、さらに、ブロック消去の第２段階で（２０６）、上記１つのアレイ部の各デュアルビットフラッシュメモリの第１ビット位置に電荷を印加し、引き続き、ユーザデータの第２ビット位置への高速書込を可能にするよう構成されている。 （もっと読む）

冗長判定回路３は冗長判定回路内アドレス＋１コントローラ３０、偶数用冗長アドレス判定部３１、奇数用冗長アドレス判定部３２、冗長アドレスＲＯＭ３３、冗長ＩＯＲＯＭ３４、選択部３５を備える。第１図に示す２ビット・プリフェッチ動作に対応した回路（メモリセル回路２、読み出し回路４、アドレス発生回路５）に、第２図に示す２ビット・プリフェッチ動作に対応した冗長判定回路３を組み込むことによって、２ビット・プリフェッチによるバースト動作においても冗長救済を行うことが可能であり、読み出し動作速度が遅くなるおそれを防止することができる。またコラム方向のデコード信号バスの配線長を略半分にすることおよびデコード信号バス領域を略半分に減少させることが可能となるため、デコード信号バスの配線領域における配線密度が高くなるおそれを防止することや、読み出し速度の高速化を図ることが可能となる。 （もっと読む）

電流電圧変換回路１に取り込まれた入力電流は、出力端子ＳＡＩＮにおいて電圧値に変換された後、差動増幅回路５により基準電圧Ｖｒｅｆとの間で差動増幅されて出力される。出力端子ＳＡＩＮには、電源電圧ＶＣＣとの間にＰＭＯＳ／ＮＭＯＳトランジスタＴ１／Ｔ２が接続される。電流電圧変換動作は、各トランジスタを導通して出力端子ＳＡＩＮを電源電圧ＶＣＣにプリチャージした上で入力電流により電圧降下を発生させて行われる。プリチャージ動作は、出力端子ＳＡＩＮを電源電圧ＶＣＣまで充電すると共に、共通データ線Ｎ３やビット線にも電荷を供給してプリチャージする。出力端子ＳＡＩＮから共通データ線を介してビット線に至る多大な配線容量のプリチャージには、高い電流駆動能力を有するＮＭＯＳトランジスタＴ２を利用して行うことができ、電源電圧ＶＣＣまでのプリチャージには、ＰＭＯＳトランジスタＴ１で対応することができる。 （もっと読む）

記憶ブロックを識別するアドレスＡｄｄＳは、ブロック冗長判定部１３において被冗長ブロック記憶部１１に予め格納されているアドレス情報との間で一致比較が行なわれ、アドレス一致の判定によりブロック冗長判定部１３より冗長ブロック選択信号ＢＲＥＤが出力される。記憶ブロック列選択部１５では、ブロック冗長時に冗長ブロック選択信号ＢＲＥＤが活性化されることに応じて、アドレス信号ＡｄｄＢに関わらず冗長記憶ブロックのある記憶ブロック列が選択され、記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）が出力される。コラム冗長記憶部１７では、記憶ブロック列選択信号Ｓｍに応じた記憶ブロック列に配置されている冗長記憶ブロックに関するコラム冗長のアドレス情報が選択される。 （もっと読む）

フローティングゲートメモリセル２０２は、基板２０４上に基板２０４中のチャネル領域２２２を覆う状態で配置されたスタックゲート構造２０８を有する。フローティングゲートメモリセル２０２は更に、基板２０４中にスタックゲート構造２０８に隣接して形成されたリセス２２８を有し、リセス２２８は側壁２３０、底部２３２、深さ２３６を有する。フローティングゲートメモリセル２０２は更に、リセス２２８の側壁２３０に隣接し、且つ、スタックゲート構造２０８の下に配置されるソース２３４を有する。フローティングゲートメモリセル２０２は更に、リセス２２８の底部２３２にあり、ソース２３４の下に配置されるＶｓｓ接続領域２３８を有し、Ｖｓｓ接続領域２３８はソース２３４に接続されている。Ｖｓｓ接続領域２３８はリセス２２８の底部２３２の下に配置されているため、チャネル領域２２２におけるソース２３４の側方拡散が低減されている。
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半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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メモリコア（４０１）に形成されたデュアルビットダイナミックレファレンス構成（４０８、４１０）を有するコアベースの多ビットメモリ（４００）。データアレイの読み出しのためのレファレンス電圧を供給するために第１レファレンスアレイ（４０８）の１つのセル（１８２）と第２レファレンスアレイ（４１０）の対応するセル（１８４）とを有するレファレンスセルペア（１８５）が読み出され平均されるように、第１レファレンスアレイ（４０８）および第２レファレンスアレイ（４１０）がメモリコア（４０１）に形成されている。 （もっと読む）