パッド下に素子を備える手法によるウェハの有効利用
半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置設計の分野に関するものであり、特にパッド下に素子を備えることでウェハエリアをより効率的に利用する技術に関するものである。
【背景技術】
【０００２】
半導体回路の設計技術および製造技術の発達により、フラッシュメモリ、集積回路、ならびに、論理回路等、きわめて複雑で集積度が高く、かつ低電圧で動作するデバイスがもたらされた。このような複雑かつ高密度な半導体チップの設計には固有のスケーリングがあり、それゆえ、性能や形状特性を損なうことなくシリコンエリアの有効部分を効率的に利用することが非常に重要になってきている。
【０００３】
チップやウェハの設計には、パッドエリアを組み込むものがある。このパッドは通常、集積回路と、外部回路または外部システムとのインターフェース確立のために備えられる。チップと外部回路および／または外部システムとのインターフェースには、例えば、ボンディング、プロービング、パッケージングなどがある。こうしたインターフェースを効果的に確立するため、パッドエリアは通常、内部回路に比して広くとられる。それゆえ、パッドエリアはチップ内のシリコンにおいてかなりの領域を占有することになる。
【０００４】
例えば、アドバンスト・フラッシュメモリの場合、パッドエリアは５１２キロビットの通常のメモリセクタの半分以上を占有する。通常のパッドサイズは約８０マイクロメートル×８０マイクロメートル、すなわち６４００平方マイクロメートルである。パッドがチップ上に複数ある場合、例えば、フラッシュメモリチップに対してパッドが４０個あるような場合、シリコンエリアにおけるパッドエリアの占有面積は甚大になる。この例では、フラッシュメモリチップ上の４０個のパッドが各々６，４００平方マイクロメートルであるため、パッド全体では、シリコン基板５０万平方マイクロメートルのうち半分以上を占有することとなる。
【０００５】
従来、パッドエリアはチップ内において他の回路とは分離して配置されていた。パッドとチップ内部回路を分離することでプロービング、ボンディング、パッケージングが容易になり、パッドを用いて、チップに悪影響をおよぼす恐れのある静電気放電（ＥＳＤ）からチップを保護することが可能となる。チップ内部回路から分離されたパッドと、チップの動作に固有の回路および素子は、チップ内の何れの場所にも配置される。図１に従来技術における半導体構造１０の配置を示す。パッド１１と内部回路１２の能動素子とは分離して配置されている。
【０００６】
一方で、チップサイズと動作電圧の縮減に伴い、パッドエリアが占有するシリコンエリアの問題はより重要性を帯びてくる。通常、パッドには複数の金属層が含まれ、その最上層はボンディング、プロービング、パッケージングに使用される。下部層は通常、内部回路と、外部システム等との間においてパッド信号の送受信を行うのに使用される。金属層の最下部はチップを構成するシリコン基板と直接に接続されている。しかしながら、通常のパッド下の基板内には能動素子は存在していない。
【発明の開示】
【課題を解決するための手段】
【０００７】
より集積度が高く、複雑なチップが設計され、動作電圧が減少するのに従い、シリコンをより効率的に使用することが望まれる。本発明は、シリコンエリアをより効率的に使用することについて具体化している。本発明の実施形態において、ウェハなどの、フラッシュまたはＳＲＡＭメモリ、集積回路などを構成する個別ダイの半導体構造のパッド下には能動素子が組み込まれている。半導体構造の素子は、記憶機能、ロジック機能またはその他の機能を実行することができる。
【０００８】
パッドエリアの下方に能動素子を有する半導体構造について開示する。実施形態において、半導体構造はパッドエリアと、パッドエリア下に配置される能動素子を有する。この能動素子には、例えばトランジスタまたは回路などがある。能動素子は、少なくとも一部分がパッドエリアに接する非パッドエリアを有した半導体構造における複数の素子のうち、一の素子でもあり得る。また、この能動素子は非パッドエリア内に配置された能動素子の一つでもあり得る。実施形態において、これらの素子は同様の機能を実行する。
【０００９】
実施形態において、パッドエリアは、基板と、基板の上に配置される第１の金属層と、第１の金属層の下に配置される第２の金属層とを備える。能動素子は第２の金属層の下に配置されている。実施形態において、半導体構造はさらに第１の金属層と第２の金属層との間に誘電体層と、誘電体層の中に配置され、第１の金属層と第２の金属層を電気的に接続するビアを備える。ビアは能動素子に接続する。第１の金属層と第２の金属層との間に隣接金属層を配置することも可能である。
【００１０】
実施形態において、半導体構造におけるパッドエリア装置は、金属層下の基板に配置される能動素子を備える。実施形態では、下方に能動素子を有するパッドエリアを備える半導体構造の製造方法を提供する。
【発明を実施するための最良の形態】
【００１１】
パッドエリアの下方に能動素子を有する半導体構造について、開示する。以下の本発明の詳細な説明において、本発明を十分に理解できるよう、数例について具体的に説明を行う。しかし、これらの具体例がなくとも、同等の内容のものがあれば、当業者が本発明を実施することは可能であろう。また、周知の方法、工程、手順、構成要素および回路については、本発明の態様を不必要に不明瞭にすることを避けるため、詳しくは説明しない。
【００１２】
以下発明の実施形態について、製造工程を中心に詳細に説明していく。そのステップと手順については、工程（工程６０、７０、８０、９０、および１００）について示した以下の図（図６乃至１０）において具体的に開示されているが、これらは典型的な実施例であり、本発明の実施形態は他のステップや、下記フローチャート内のステップの変形例、および以下に示した以外の手順内のステップを実行するのに適している。
【００１３】
はじめに、本発明における、パッドエリアの下方に能動素子を有する半導体構造に関して説明を行う。本半導体構造は、パッド下に素子を備えることにより、ウェハエリアを効率的に使用できるようにするものである。実施形態において、半導体構造は、パッドエリアと、パッドエリアの下に配置される半導体構造の能動素子を備える。パッドエリアの下に素子を組み込むことにより、本発明の実施形態において、シリコンエリア使用の効率性が増す。本発明の実施形態にかかる半導体構造の製造により、１つのウェハから得られるダイの数が増し、結果、経済的な利益がもたらされる。
【００１４】
（構造の例）
図２に本発明の実施形態に係る半導体構造２０の断面図を示す。半導体構造２０は非パッドエリア２８に隣接するパッドエリア２１を有する。非パッドエリア２８は、少なくとも一部分がパッドエリア２１に接している。半導体構造２０はパッドエリア２１の下に配置される能動素子２５を備える。能動素子２５は例えば、トランジスタの場合もあり得る。能動素子２５は半導体構造２０の複数の構成物のうちの一つでもあり得る。例えば、別の素子２９が非パッドエリア２８の内に配置されるようにしてもよい。実施形態において、素子２５、２９は同様の機能を実行する。
【００１５】
パッドエリア２１は基板２２を備える。基板２２はその上方に配置される第１の金属層２６を備える。基板２２はまた、第１の金属層２６の上方に配置される第２の金属層２３を備える。能動素子２５は第１の金属層２６の下に配置されている。実施形態において、半導体構造２０はまた、第１の金属層２３と第２の金属層２６の間に配置される誘電体層２４を備える。実施形態において、ビア２７は誘電体層２４の内部に配置されている。ビア２７は第１の金属層２３と第２の金属層２６とを電気的に接続する。実施形態において、ビア２７は能動素子に接続されている。隣接金属層が第１の金属層２３と第２の金属層２６との間に配置されるようにしてもよい。
【００１６】
実施形態において、基板２２はシリコンからなる。実施形態において、誘電体層２４は層間絶縁膜（ＩＬＤ）であり、テトラエトキシシラン（ＴＥＯＳ）などの材料、類似の誘電体、または他の誘電体からなる。金属層２３、２６（およびその間に配置される金属層）とビア２７は、銅、アルミニウム、金、銀、タングステンなどの導電性金属や、その他の導電性金属、または多結晶シリコン（ＰＯＬＹ）やケイ化タングステンなどの導電性金属で構成されるようにしてもよい。
【００１７】
図３は、本発明の実施形態に係る、パッドエリア２１の下に能動素子（トランジスタ、回路等）を有する半導体構造２０の上面図である。パッドエリア２１は半導体構造２０の非パッドエリア２９の一部に接する。実施形態において、半導体装置２０はフラッシュメモリを構成する。
【００１８】
このようなフラッシュメモリにおいて、パッドサイズは約８０マイクロメートル×８０マイクロメートルであり、半導体装置２０の縦方向の長さは約３，０００マイクロメートルである。実施形態において、半導体構造２０の非パッドエリア２９には１００個のダイ（個々の能動素子等）の個片が配置され、さらに３個の能動素子の個片がパッドエリア２１の下に配置できる可能性がある。従って、本実施例では、パッドエリア下にこのような能動素子を配置しない半導体構造に比して、能動素子が３パーセント増加することになる。
【００１９】
図４は本発明の実施形態に係る、能動素子２５を下方に有するパッドエリア４００の断面図である。パッドエリア４００はシリコン基板２２の上に配置され、シリコン基板２２には能動素子２５が配置されている。
【００２０】
実施形態において、最上部金属層２３はパッドエリア４００の上面を形成している。別の実施形態において、最上部金属層２３が、コーティング、酸化物等の別の素材から成る層で覆われるようにしてもよい。第２の金属層４２４は最上部金属層２３の下に配置される。層間絶縁膜（ＩＬＤ）２４は最上部金属層２３と第２の金属層４２４の間に配置される。最上金属層２３と第２の金属層４２４は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において複数のビアを備えて構成されている。
【００２１】
第２の金属層４２４の下に、第３の金属層４２５が配置される。第４の金属層４２６は第３の金属層４２６の下に配置される。層間絶縁膜（ＩＬＤ）２４は第３の金属層４２５と第４の金属層４２６の間に配置される。第３の金属層４２５と第４の金属層４２６は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において複数のビアを備えて構成されている。ビア２７は第３の金属層４２５と第２の金属層４２４を電気的に接続することが可能である。
【００２２】
最下部金属（Ｍ１）層２６はシリコン基板２２の上で、第４の金属層４２６の下に配置されている。実施形態において、最下部金属層２６の上と、第４の金属層４２６の下には、任意の数の金属層を追加することが可能である。層間絶縁膜（ＩＬＤ）２４は、上記で追加された任意の金属層間、および／または任意の金属層のうち一の金属層と最下部金属層２６および／または第４の金属層４２６の間、および／または第３の金属層４２５と第２の金属層４２４との間に配置することが可能である。
【００２３】
ビア２７により上記任意の金属層間を電気的に相互接続すること、あるいは上記任意の金属層を、最下部金属層２６または第４の金属層４２６等、他の金属層に接続することが可能になる。ビア２７は最下部金属層２６を、その上に配置されるいずれの金属層とも接続させることができる。ビア２７は能動素子２５を、最下部金属層２６またはその上に配置されている金属層等、いずれの金属層とも接続させることができる。
【００２４】
図５は、能動素子として下方に２個のトランジスタ５９８、５９９を有する、本発明の実施形態に係るパッドエリア５００の断面図である。トランジスタ５９８、５９９はパッドエリア５００下方のシリコン基板２２内に配置されている。パッドエリア５００は基板２２の上に配置される最下部金属（Ｍ１）層２６を有する。
【００２５】
トランジスタ５９８は、基板２２において適切にドープされた箇所に配置されたソース領域５０１とドレイン領域５０２を備える。ソース領域５０１とドレイン領域５０２は各々、ビア５２７により、最下部金属層２６（または別の金属層）と電気的に接続している。トランジスタ５９８はまた、ゲート５０３を備える。ゲート５０３には多結晶シリコンＩＩ（ＰＯＬＹ−ＩＩ）や、他のゲート材料が考えられ、ソース領域５０１とゲート領域５０２の上方かつ、それらの間であって、最下部金属層２６の下に配置される。
【００２６】
トランジスタ５９９は、基板２２において適切にドープされた箇所に配置されたソース領域５０４とドレイン領域５０５を備える。ソース領域５０４とドレイン領域５０５は各々、ビア５２７により、最下部金属層２６（または別の金属層）と電気的に接続している。トランジスタ５９９はまた、ゲート５０６を備える。ゲート５０６にはＰＯＬＹ−ＩＩや、他のゲート材料が考えられ、ソース領域５０４とゲート領域５０５の上方かつ、それらの間であって、最下部金属層２６の下に配置される。
【００２７】
実施形態において、最上部金属層２３はパッドエリア５００の上面を形成する。第２の金属層４２４は最上部金属層２３の下に配置される。層間絶縁膜（ＩＬＤ）２４は最上部金属層２３と第２の金属層４２４との間に配置される。最上部金属層２３と第２の金属層４２４は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において複数のビアを備えて構成されている。
【００２８】
第２の金属層４２４の下に、第３の金属層４２５が配置される。第４の金属層４２６は第３の金属層４２６の下に配置される。層間絶縁膜（ＩＬＤ）２４は第３の金属層４２５と第４の金属層４２６との間に配置される。第３の金属層４２５と第４の金属層４２６は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において、複数のビアを備えて構成されている。ビア２７により、第３の金属層４２５と第２の金属層４２４とを電気的に接続することが可能である。
【００２９】
最下部金属（Ｍ１）層２６はシリコン基板２２の上で、第４の金属層４２６の下に配置されている。実施形態において、最下部金属層２６の上と、第４の金属層４２６の下には、任意の数の金属層を追加することが可能である。層間絶縁膜（ＩＬＤ）２４は、上記で追加された任意の金属層間、および／または任意の金属層のうち一の金属層と最下部金属層２６および／または第４の金属層４２６の間、および／または第３の金属層４２５と第２の金属層４２４との間に配置することが可能である。ビア２７により上記任意の金属層間を電気的に相互接続すること、あるいは上記任意の金属層を最下部金属層２６、または第４の金属層４２６等、他の金属層に接続することが可能になる。ビア２７は最下部金属層２６を、その上に配置されるいずれの金属層とも接続させることができる。
【００３０】
（工程の例）
以下に記載されている方法は、半導体構造と、半導体構造のパッドエリアの製造法について説明したものである。これらの方法を実施する際には、周知の技術を利用するが、本発明の実施形態の特徴が不明瞭となることを避けるため、そうした従来技術について、ここでは詳しく説明しない。例えば、工程８０（図８）内のステップ８１では、基板形成を行っている。基板形成は周知の技術であり、ステップ８１の実行において、適用可能であれば何れの技術も使用する可能性がある。本発明を実施する際、必要に応じてこうした周知の技術を利用することとする。
【００３１】
また、下記の処理を簡易かつ簡潔に述べるため、実施例の手順に挙げられているステップ毎に説明していく。そのステップと手順については、工程（工程６０、７０、８０、９０、および１００）について示した以下の図（図６乃至１０）ににおいて具体的に開示されているが、これらは典型的な実施例であり、本発明の実施形態は他のステップや、下記フローチャート内のステップの変形例、および以下に示した以外の手順内のステップを実行するのに適している。
【００３２】
（半導体構造製造工程の例）
図６は、本発明の実施形態に係る半導体構造の製造工程６０のフローチャートである。工程６０はステップ６１に始まり、該ステップ内で、パッドエリアが設けられる。ステップ６２において、トランジスタ等の能動素子がパッドエリア下に配置され、工程６０が完了する。
【００３３】
図７は、本発明の実施形態に係る半導体構造の製造工程７０のフローチャートである。工程７０はステップ７１に始まり、該ステップ内で、パッドエリアが設けられる。ステップ７２において、能動素子がパッドエリア下に配置される。
【００３４】
ステップ７３において、非パッドエリアが設けられ、前記パッドエリアと少なくとも一部分が接するようにされる。ステップ７４において、第２の素子（例えば、能動素子、回路等）が非パッドエリア内に配置され、工程７０が完了する。
【００３５】
（半導体構造のパッドエリア製造工程の例）
図８は、本発明の実施形態に係る半導体構造のパッドエリア製造工程８０のフローチャートである。工程８０はステップ８１に始まり、該ステップ内で、基板が設けられる。工程８２において、トランジスタ等の能動素子が基板内に配置される。
【００３６】
ステップ８３において、第１の金属層が基板の上に配置される。実施形態において、第２の金属層は基板上に配置された最下部金属（Ｍ１）層を含む。ステップ８４において、第２の金属層が第１の金属層の上に配置され、工程８０が完了する。
【００３７】
図９は、本発明の実施形態に係る半導体構造のパッドエリア製造工程９０のフローチャートである。工程９０はステップ９１に始まり、該ステップ内で基板が形成される。ステップ９２において、トランジスタ等の能動素子が基板内に配置される。
【００３８】
ステップ９３において、第１の金属層が基板の上に配置される。第１の金属層は、実施形態において、基板を覆うように配置された最下部金属（Ｍ１）層を含む。ステップ９４において、第２の金属層が第１の金属層の上に配置される。
【００３９】
ステップ９５において、層間絶縁膜（ＩＬＤ）等の誘導体層が第１の金属層と第２の金属層との間に配置される。ステップ９６において、ビアが誘導体層内に配置され、第１の金属層と第２の金属層を電気的に接続する。ステップ９７において、ビアが基板内で、かつ第２の金属層の下に配置され、能動素子と金属層を電気的に接続し、工程９０が完了する。
【００４０】
図１０は、本発明の実施形態に係る半導体構造のパッドエリア製造工程１００のフローチャートである。工程１００はステップ１０１に始まり、該ステップ内で基板が形成される。ステップ１０２において、トランジスタ等の能動素子が基板内に配置される。
【００４１】
ステップ１０３において、第１の金属層は基板の上に配置される。第１の金属層は、実施形態において、基板を覆うように配置された最下部金属（Ｍ１）層を含む。ステップ１０４において、第２の金属層が第１の金属層の上に配置される。
【００４２】
ステップ１０５において、実施形態では、第１の金属層と第２の金属層との間に隣接金属層が配置され、工程１００が完了する。別の実施形態においては、絶縁層を配置し、金属層を電気的に分離する。さらに別の実施形態においては、ビアを上記誘導体層内に配置し、金属層を別の金属層および／または能動素子に電気的に接続させる。
【００４３】
上記のとおり、本発明の実施例、パッド下に素子を有するウェハエリアのより効率的な利用法について、説明を行った。具体例に従って本発明について説明を行ったが、本発明は上記例に限定されるものではなく、請求の範囲に則って解釈すべきであることを理解されたい。
【図面の簡単な説明】
【００４４】
本明細書の一部分をなす以下の図は、本発明の実施例について説明したものであり、詳細な説明とともに、本発明の原理について説明するものである。本図面の縮尺率は一定ではない。
【図１】図１は従来の半導体構造の上面図である。
【図２】図２は、本発明の実施形態に係る、パッドエリア下に能動素子を有する半導体構造の断面図である。
【図３】図３は、本発明の実施形態に係る、パッドエリア下に能動素子を有する半導体構造の上面図である。
【図４】図４は、本発明の実施形態に係る、下に能動素子を有するパッドエリアの断面図である。
【図５】図５は、本発明の実施形態に係る、能動素子として下に２個のトランジスタを有するパッドエリアの断面図である。
【図６】図６は、本発明の実施形態に係る半導体構造の製造方法のフローチャートである。
【図７】図７は本発明の実施形態に係る半導体構造の製造方法のフローチャートである。
【図８】図８は本発明の実施形態に係るパッドエリアの製造方法のフローチャートである。
【図９】図９は本発明の実施形態に係るパッドエリアの製造方法のフローチャートである。
【図１０】図１０は本発明の実施形態に係るパッドエリアの製造方法のフローチャートである。
【技術分野】
【０００１】
本発明は半導体装置設計の分野に関するものであり、特にパッド下に素子を備えることでウェハエリアをより効率的に利用する技術に関するものである。
【背景技術】
【０００２】
半導体回路の設計技術および製造技術の発達により、フラッシュメモリ、集積回路、ならびに、論理回路等、きわめて複雑で集積度が高く、かつ低電圧で動作するデバイスがもたらされた。このような複雑かつ高密度な半導体チップの設計には固有のスケーリングがあり、それゆえ、性能や形状特性を損なうことなくシリコンエリアの有効部分を効率的に利用することが非常に重要になってきている。
【０００３】
チップやウェハの設計には、パッドエリアを組み込むものがある。このパッドは通常、集積回路と、外部回路または外部システムとのインターフェース確立のために備えられる。チップと外部回路および／または外部システムとのインターフェースには、例えば、ボンディング、プロービング、パッケージングなどがある。こうしたインターフェースを効果的に確立するため、パッドエリアは通常、内部回路に比して広くとられる。それゆえ、パッドエリアはチップ内のシリコンにおいてかなりの領域を占有することになる。
【０００４】
例えば、アドバンスト・フラッシュメモリの場合、パッドエリアは５１２キロビットの通常のメモリセクタの半分以上を占有する。通常のパッドサイズは約８０マイクロメートル×８０マイクロメートル、すなわち６４００平方マイクロメートルである。パッドがチップ上に複数ある場合、例えば、フラッシュメモリチップに対してパッドが４０個あるような場合、シリコンエリアにおけるパッドエリアの占有面積は甚大になる。この例では、フラッシュメモリチップ上の４０個のパッドが各々６，４００平方マイクロメートルであるため、パッド全体では、シリコン基板５０万平方マイクロメートルのうち半分以上を占有することとなる。
【０００５】
従来、パッドエリアはチップ内において他の回路とは分離して配置されていた。パッドとチップ内部回路を分離することでプロービング、ボンディング、パッケージングが容易になり、パッドを用いて、チップに悪影響をおよぼす恐れのある静電気放電（ＥＳＤ）からチップを保護することが可能となる。チップ内部回路から分離されたパッドと、チップの動作に固有の回路および素子は、チップ内の何れの場所にも配置される。図１に従来技術における半導体構造１０の配置を示す。パッド１１と内部回路１２の能動素子とは分離して配置されている。
【０００６】
一方で、チップサイズと動作電圧の縮減に伴い、パッドエリアが占有するシリコンエリアの問題はより重要性を帯びてくる。通常、パッドには複数の金属層が含まれ、その最上層はボンディング、プロービング、パッケージングに使用される。下部層は通常、内部回路と、外部システム等との間においてパッド信号の送受信を行うのに使用される。金属層の最下部はチップを構成するシリコン基板と直接に接続されている。しかしながら、通常のパッド下の基板内には能動素子は存在していない。
【発明の開示】
【課題を解決するための手段】
【０００７】
より集積度が高く、複雑なチップが設計され、動作電圧が減少するのに従い、シリコンをより効率的に使用することが望まれる。本発明は、シリコンエリアをより効率的に使用することについて具体化している。本発明の実施形態において、ウェハなどの、フラッシュまたはＳＲＡＭメモリ、集積回路などを構成する個別ダイの半導体構造のパッド下には能動素子が組み込まれている。半導体構造の素子は、記憶機能、ロジック機能またはその他の機能を実行することができる。
【０００８】
パッドエリアの下方に能動素子を有する半導体構造について開示する。実施形態において、半導体構造はパッドエリアと、パッドエリア下に配置される能動素子を有する。この能動素子には、例えばトランジスタまたは回路などがある。能動素子は、少なくとも一部分がパッドエリアに接する非パッドエリアを有した半導体構造における複数の素子のうち、一の素子でもあり得る。また、この能動素子は非パッドエリア内に配置された能動素子の一つでもあり得る。実施形態において、これらの素子は同様の機能を実行する。
【０００９】
実施形態において、パッドエリアは、基板と、基板の上に配置される第１の金属層と、第１の金属層の下に配置される第２の金属層とを備える。能動素子は第２の金属層の下に配置されている。実施形態において、半導体構造はさらに第１の金属層と第２の金属層との間に誘電体層と、誘電体層の中に配置され、第１の金属層と第２の金属層を電気的に接続するビアを備える。ビアは能動素子に接続する。第１の金属層と第２の金属層との間に隣接金属層を配置することも可能である。
【００１０】
実施形態において、半導体構造におけるパッドエリア装置は、金属層下の基板に配置される能動素子を備える。実施形態では、下方に能動素子を有するパッドエリアを備える半導体構造の製造方法を提供する。
【発明を実施するための最良の形態】
【００１１】
パッドエリアの下方に能動素子を有する半導体構造について、開示する。以下の本発明の詳細な説明において、本発明を十分に理解できるよう、数例について具体的に説明を行う。しかし、これらの具体例がなくとも、同等の内容のものがあれば、当業者が本発明を実施することは可能であろう。また、周知の方法、工程、手順、構成要素および回路については、本発明の態様を不必要に不明瞭にすることを避けるため、詳しくは説明しない。
【００１２】
以下発明の実施形態について、製造工程を中心に詳細に説明していく。そのステップと手順については、工程（工程６０、７０、８０、９０、および１００）について示した以下の図（図６乃至１０）において具体的に開示されているが、これらは典型的な実施例であり、本発明の実施形態は他のステップや、下記フローチャート内のステップの変形例、および以下に示した以外の手順内のステップを実行するのに適している。
【００１３】
はじめに、本発明における、パッドエリアの下方に能動素子を有する半導体構造に関して説明を行う。本半導体構造は、パッド下に素子を備えることにより、ウェハエリアを効率的に使用できるようにするものである。実施形態において、半導体構造は、パッドエリアと、パッドエリアの下に配置される半導体構造の能動素子を備える。パッドエリアの下に素子を組み込むことにより、本発明の実施形態において、シリコンエリア使用の効率性が増す。本発明の実施形態にかかる半導体構造の製造により、１つのウェハから得られるダイの数が増し、結果、経済的な利益がもたらされる。
【００１４】
（構造の例）
図２に本発明の実施形態に係る半導体構造２０の断面図を示す。半導体構造２０は非パッドエリア２８に隣接するパッドエリア２１を有する。非パッドエリア２８は、少なくとも一部分がパッドエリア２１に接している。半導体構造２０はパッドエリア２１の下に配置される能動素子２５を備える。能動素子２５は例えば、トランジスタの場合もあり得る。能動素子２５は半導体構造２０の複数の構成物のうちの一つでもあり得る。例えば、別の素子２９が非パッドエリア２８の内に配置されるようにしてもよい。実施形態において、素子２５、２９は同様の機能を実行する。
【００１５】
パッドエリア２１は基板２２を備える。基板２２はその上方に配置される第１の金属層２６を備える。基板２２はまた、第１の金属層２６の上方に配置される第２の金属層２３を備える。能動素子２５は第１の金属層２６の下に配置されている。実施形態において、半導体構造２０はまた、第１の金属層２３と第２の金属層２６の間に配置される誘電体層２４を備える。実施形態において、ビア２７は誘電体層２４の内部に配置されている。ビア２７は第１の金属層２３と第２の金属層２６とを電気的に接続する。実施形態において、ビア２７は能動素子に接続されている。隣接金属層が第１の金属層２３と第２の金属層２６との間に配置されるようにしてもよい。
【００１６】
実施形態において、基板２２はシリコンからなる。実施形態において、誘電体層２４は層間絶縁膜（ＩＬＤ）であり、テトラエトキシシラン（ＴＥＯＳ）などの材料、類似の誘電体、または他の誘電体からなる。金属層２３、２６（およびその間に配置される金属層）とビア２７は、銅、アルミニウム、金、銀、タングステンなどの導電性金属や、その他の導電性金属、または多結晶シリコン（ＰＯＬＹ）やケイ化タングステンなどの導電性金属で構成されるようにしてもよい。
【００１７】
図３は、本発明の実施形態に係る、パッドエリア２１の下に能動素子（トランジスタ、回路等）を有する半導体構造２０の上面図である。パッドエリア２１は半導体構造２０の非パッドエリア２９の一部に接する。実施形態において、半導体装置２０はフラッシュメモリを構成する。
【００１８】
このようなフラッシュメモリにおいて、パッドサイズは約８０マイクロメートル×８０マイクロメートルであり、半導体装置２０の縦方向の長さは約３，０００マイクロメートルである。実施形態において、半導体構造２０の非パッドエリア２９には１００個のダイ（個々の能動素子等）の個片が配置され、さらに３個の能動素子の個片がパッドエリア２１の下に配置できる可能性がある。従って、本実施例では、パッドエリア下にこのような能動素子を配置しない半導体構造に比して、能動素子が３パーセント増加することになる。
【００１９】
図４は本発明の実施形態に係る、能動素子２５を下方に有するパッドエリア４００の断面図である。パッドエリア４００はシリコン基板２２の上に配置され、シリコン基板２２には能動素子２５が配置されている。
【００２０】
実施形態において、最上部金属層２３はパッドエリア４００の上面を形成している。別の実施形態において、最上部金属層２３が、コーティング、酸化物等の別の素材から成る層で覆われるようにしてもよい。第２の金属層４２４は最上部金属層２３の下に配置される。層間絶縁膜（ＩＬＤ）２４は最上部金属層２３と第２の金属層４２４の間に配置される。最上金属層２３と第２の金属層４２４は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において複数のビアを備えて構成されている。
【００２１】
第２の金属層４２４の下に、第３の金属層４２５が配置される。第４の金属層４２６は第３の金属層４２６の下に配置される。層間絶縁膜（ＩＬＤ）２４は第３の金属層４２５と第４の金属層４２６の間に配置される。第３の金属層４２５と第４の金属層４２６は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において複数のビアを備えて構成されている。ビア２７は第３の金属層４２５と第２の金属層４２４を電気的に接続することが可能である。
【００２２】
最下部金属（Ｍ１）層２６はシリコン基板２２の上で、第４の金属層４２６の下に配置されている。実施形態において、最下部金属層２６の上と、第４の金属層４２６の下には、任意の数の金属層を追加することが可能である。層間絶縁膜（ＩＬＤ）２４は、上記で追加された任意の金属層間、および／または任意の金属層のうち一の金属層と最下部金属層２６および／または第４の金属層４２６の間、および／または第３の金属層４２５と第２の金属層４２４との間に配置することが可能である。
【００２３】
ビア２７により上記任意の金属層間を電気的に相互接続すること、あるいは上記任意の金属層を、最下部金属層２６または第４の金属層４２６等、他の金属層に接続することが可能になる。ビア２７は最下部金属層２６を、その上に配置されるいずれの金属層とも接続させることができる。ビア２７は能動素子２５を、最下部金属層２６またはその上に配置されている金属層等、いずれの金属層とも接続させることができる。
【００２４】
図５は、能動素子として下方に２個のトランジスタ５９８、５９９を有する、本発明の実施形態に係るパッドエリア５００の断面図である。トランジスタ５９８、５９９はパッドエリア５００下方のシリコン基板２２内に配置されている。パッドエリア５００は基板２２の上に配置される最下部金属（Ｍ１）層２６を有する。
【００２５】
トランジスタ５９８は、基板２２において適切にドープされた箇所に配置されたソース領域５０１とドレイン領域５０２を備える。ソース領域５０１とドレイン領域５０２は各々、ビア５２７により、最下部金属層２６（または別の金属層）と電気的に接続している。トランジスタ５９８はまた、ゲート５０３を備える。ゲート５０３には多結晶シリコンＩＩ（ＰＯＬＹ−ＩＩ）や、他のゲート材料が考えられ、ソース領域５０１とゲート領域５０２の上方かつ、それらの間であって、最下部金属層２６の下に配置される。
【００２６】
トランジスタ５９９は、基板２２において適切にドープされた箇所に配置されたソース領域５０４とドレイン領域５０５を備える。ソース領域５０４とドレイン領域５０５は各々、ビア５２７により、最下部金属層２６（または別の金属層）と電気的に接続している。トランジスタ５９９はまた、ゲート５０６を備える。ゲート５０６にはＰＯＬＹ−ＩＩや、他のゲート材料が考えられ、ソース領域５０４とゲート領域５０５の上方かつ、それらの間であって、最下部金属層２６の下に配置される。
【００２７】
実施形態において、最上部金属層２３はパッドエリア５００の上面を形成する。第２の金属層４２４は最上部金属層２３の下に配置される。層間絶縁膜（ＩＬＤ）２４は最上部金属層２３と第２の金属層４２４との間に配置される。最上部金属層２３と第２の金属層４２４は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において複数のビアを備えて構成されている。
【００２８】
第２の金属層４２４の下に、第３の金属層４２５が配置される。第４の金属層４２６は第３の金属層４２６の下に配置される。層間絶縁膜（ＩＬＤ）２４は第３の金属層４２５と第４の金属層４２６との間に配置される。第３の金属層４２５と第４の金属層４２６は、ビア２７により電気的に相互接続している。このビア２７は、実施形態において、複数のビアを備えて構成されている。ビア２７により、第３の金属層４２５と第２の金属層４２４とを電気的に接続することが可能である。
【００２９】
最下部金属（Ｍ１）層２６はシリコン基板２２の上で、第４の金属層４２６の下に配置されている。実施形態において、最下部金属層２６の上と、第４の金属層４２６の下には、任意の数の金属層を追加することが可能である。層間絶縁膜（ＩＬＤ）２４は、上記で追加された任意の金属層間、および／または任意の金属層のうち一の金属層と最下部金属層２６および／または第４の金属層４２６の間、および／または第３の金属層４２５と第２の金属層４２４との間に配置することが可能である。ビア２７により上記任意の金属層間を電気的に相互接続すること、あるいは上記任意の金属層を最下部金属層２６、または第４の金属層４２６等、他の金属層に接続することが可能になる。ビア２７は最下部金属層２６を、その上に配置されるいずれの金属層とも接続させることができる。
【００３０】
（工程の例）
以下に記載されている方法は、半導体構造と、半導体構造のパッドエリアの製造法について説明したものである。これらの方法を実施する際には、周知の技術を利用するが、本発明の実施形態の特徴が不明瞭となることを避けるため、そうした従来技術について、ここでは詳しく説明しない。例えば、工程８０（図８）内のステップ８１では、基板形成を行っている。基板形成は周知の技術であり、ステップ８１の実行において、適用可能であれば何れの技術も使用する可能性がある。本発明を実施する際、必要に応じてこうした周知の技術を利用することとする。
【００３１】
また、下記の処理を簡易かつ簡潔に述べるため、実施例の手順に挙げられているステップ毎に説明していく。そのステップと手順については、工程（工程６０、７０、８０、９０、および１００）について示した以下の図（図６乃至１０）ににおいて具体的に開示されているが、これらは典型的な実施例であり、本発明の実施形態は他のステップや、下記フローチャート内のステップの変形例、および以下に示した以外の手順内のステップを実行するのに適している。
【００３２】
（半導体構造製造工程の例）
図６は、本発明の実施形態に係る半導体構造の製造工程６０のフローチャートである。工程６０はステップ６１に始まり、該ステップ内で、パッドエリアが設けられる。ステップ６２において、トランジスタ等の能動素子がパッドエリア下に配置され、工程６０が完了する。
【００３３】
図７は、本発明の実施形態に係る半導体構造の製造工程７０のフローチャートである。工程７０はステップ７１に始まり、該ステップ内で、パッドエリアが設けられる。ステップ７２において、能動素子がパッドエリア下に配置される。
【００３４】
ステップ７３において、非パッドエリアが設けられ、前記パッドエリアと少なくとも一部分が接するようにされる。ステップ７４において、第２の素子（例えば、能動素子、回路等）が非パッドエリア内に配置され、工程７０が完了する。
【００３５】
（半導体構造のパッドエリア製造工程の例）
図８は、本発明の実施形態に係る半導体構造のパッドエリア製造工程８０のフローチャートである。工程８０はステップ８１に始まり、該ステップ内で、基板が設けられる。工程８２において、トランジスタ等の能動素子が基板内に配置される。
【００３６】
ステップ８３において、第１の金属層が基板の上に配置される。実施形態において、第２の金属層は基板上に配置された最下部金属（Ｍ１）層を含む。ステップ８４において、第２の金属層が第１の金属層の上に配置され、工程８０が完了する。
【００３７】
図９は、本発明の実施形態に係る半導体構造のパッドエリア製造工程９０のフローチャートである。工程９０はステップ９１に始まり、該ステップ内で基板が形成される。ステップ９２において、トランジスタ等の能動素子が基板内に配置される。
【００３８】
ステップ９３において、第１の金属層が基板の上に配置される。第１の金属層は、実施形態において、基板を覆うように配置された最下部金属（Ｍ１）層を含む。ステップ９４において、第２の金属層が第１の金属層の上に配置される。
【００３９】
ステップ９５において、層間絶縁膜（ＩＬＤ）等の誘導体層が第１の金属層と第２の金属層との間に配置される。ステップ９６において、ビアが誘導体層内に配置され、第１の金属層と第２の金属層を電気的に接続する。ステップ９７において、ビアが基板内で、かつ第２の金属層の下に配置され、能動素子と金属層を電気的に接続し、工程９０が完了する。
【００４０】
図１０は、本発明の実施形態に係る半導体構造のパッドエリア製造工程１００のフローチャートである。工程１００はステップ１０１に始まり、該ステップ内で基板が形成される。ステップ１０２において、トランジスタ等の能動素子が基板内に配置される。
【００４１】
ステップ１０３において、第１の金属層は基板の上に配置される。第１の金属層は、実施形態において、基板を覆うように配置された最下部金属（Ｍ１）層を含む。ステップ１０４において、第２の金属層が第１の金属層の上に配置される。
【００４２】
ステップ１０５において、実施形態では、第１の金属層と第２の金属層との間に隣接金属層が配置され、工程１００が完了する。別の実施形態においては、絶縁層を配置し、金属層を電気的に分離する。さらに別の実施形態においては、ビアを上記誘導体層内に配置し、金属層を別の金属層および／または能動素子に電気的に接続させる。
【００４３】
上記のとおり、本発明の実施例、パッド下に素子を有するウェハエリアのより効率的な利用法について、説明を行った。具体例に従って本発明について説明を行ったが、本発明は上記例に限定されるものではなく、請求の範囲に則って解釈すべきであることを理解されたい。
【図面の簡単な説明】
【００４４】
本明細書の一部分をなす以下の図は、本発明の実施例について説明したものであり、詳細な説明とともに、本発明の原理について説明するものである。本図面の縮尺率は一定ではない。
【図１】図１は従来の半導体構造の上面図である。
【図２】図２は、本発明の実施形態に係る、パッドエリア下に能動素子を有する半導体構造の断面図である。
【図３】図３は、本発明の実施形態に係る、パッドエリア下に能動素子を有する半導体構造の上面図である。
【図４】図４は、本発明の実施形態に係る、下に能動素子を有するパッドエリアの断面図である。
【図５】図５は、本発明の実施形態に係る、能動素子として下に２個のトランジスタを有するパッドエリアの断面図である。
【図６】図６は、本発明の実施形態に係る半導体構造の製造方法のフローチャートである。
【図７】図７は本発明の実施形態に係る半導体構造の製造方法のフローチャートである。
【図８】図８は本発明の実施形態に係るパッドエリアの製造方法のフローチャートである。
【図９】図９は本発明の実施形態に係るパッドエリアの製造方法のフローチャートである。
【図１０】図１０は本発明の実施形態に係るパッドエリアの製造方法のフローチャートである。
【特許請求の範囲】
【請求項１】
パッドエリア（２１）と、
前記パッドエリア（２１）の下に配置される前記半導体構造（２０）の能動素子（２５）とを備えることを特徴とする半導体構造（２０）。
【請求項２】
前記能動素子（２５）にはトランジスタが含まれることを特徴とする請求項１に記載の半導体構造（２０）。
【請求項３】
前記半導体構造（２０）の構成要素（２９）はロジック機能を行うことを特徴とする請求項１に記載の半導体構造（２０）。
【請求項４】
前記半導体構造（２０）の構成要素（２９）はメモリ機能を行うことを特徴とする請求項１に記載の半導体構造（２０）。
【請求項５】
前記能動素子（２５）は第１の素子を含み、前記半導体構造（２０）は、さらに、
少なくとも一部分が前記パッドエリア（２１）と接する非パッドエリア（２８）と、
前記非パッドエリア（２８）内に配置される第２の素子（２９）とを備えることを特徴とする請求項１に記載の半導体構造（２０）。
【請求項６】
前記第１の素子（２５）および前記第２の素子（２９）は同様の機能を行うことを特徴とする請求項５に記載の半導体構造（２０）。
【請求項７】
前記パッドエリア（２１）は、
基板（２２）と、
前記基板（２２）の上に配置され前記能動素子（２５）をその下に配置する第１の金属層（２６）と、
前記第１の金属層（２６）の上に配置される第２の金属層（２３）とを備えることを特徴とする請求項１に記載の半導体構造（２０）。
【請求項８】
請求項７に記載の半導体構造であって、さらに、
前記第１の金属層（２６）と前記第２の金属層（２３）との間に配置される誘導体層（２４）と、
前記誘導体層（２５）内に配置され、前記第１の金属層（２６）と前記第２の金属層（２３）とを電気的に接続するビア（２７）とを備えることを特徴とする半導体構造（２０）。
【請求項９】
請求項７に記載の半導体構造であって、さらに、第１の金属層（２６）と第２の金属層（２３）との間に隣接金属層（４２４）を備えることを特徴とする半導体構造（２０）。
【請求項１０】
基板（２２）と、
前記基板（２２）の上に配置される第１の金属層（２６）と、
前記第１の金属層（２６）の上に配置される第２の金属層（２３）と、
前記基板（２２）に配置される能動素子（２５）とを備えるパッドエリア装置（２１）。
【請求項１】
パッドエリア（２１）と、
前記パッドエリア（２１）の下に配置される前記半導体構造（２０）の能動素子（２５）とを備えることを特徴とする半導体構造（２０）。
【請求項２】
前記能動素子（２５）にはトランジスタが含まれることを特徴とする請求項１に記載の半導体構造（２０）。
【請求項３】
前記半導体構造（２０）の構成要素（２９）はロジック機能を行うことを特徴とする請求項１に記載の半導体構造（２０）。
【請求項４】
前記半導体構造（２０）の構成要素（２９）はメモリ機能を行うことを特徴とする請求項１に記載の半導体構造（２０）。
【請求項５】
前記能動素子（２５）は第１の素子を含み、前記半導体構造（２０）は、さらに、
少なくとも一部分が前記パッドエリア（２１）と接する非パッドエリア（２８）と、
前記非パッドエリア（２８）内に配置される第２の素子（２９）とを備えることを特徴とする請求項１に記載の半導体構造（２０）。
【請求項６】
前記第１の素子（２５）および前記第２の素子（２９）は同様の機能を行うことを特徴とする請求項５に記載の半導体構造（２０）。
【請求項７】
前記パッドエリア（２１）は、
基板（２２）と、
前記基板（２２）の上に配置され前記能動素子（２５）をその下に配置する第１の金属層（２６）と、
前記第１の金属層（２６）の上に配置される第２の金属層（２３）とを備えることを特徴とする請求項１に記載の半導体構造（２０）。
【請求項８】
請求項７に記載の半導体構造であって、さらに、
前記第１の金属層（２６）と前記第２の金属層（２３）との間に配置される誘導体層（２４）と、
前記誘導体層（２５）内に配置され、前記第１の金属層（２６）と前記第２の金属層（２３）とを電気的に接続するビア（２７）とを備えることを特徴とする半導体構造（２０）。
【請求項９】
請求項７に記載の半導体構造であって、さらに、第１の金属層（２６）と第２の金属層（２３）との間に隣接金属層（４２４）を備えることを特徴とする半導体構造（２０）。
【請求項１０】
基板（２２）と、
前記基板（２２）の上に配置される第１の金属層（２６）と、
前記第１の金属層（２６）の上に配置される第２の金属層（２３）と、
前記基板（２２）に配置される能動素子（２５）とを備えるパッドエリア装置（２１）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００７−５１８２６９（Ｐ２００７−５１８２６９Ａ）
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願番号】特願２００６−５４９３０３（Ｐ２００６−５４９３０３）
【出願日】平成１６年１２月１７日（２００４．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４２８７９
【国際公開番号】ＷＯ２００５／０７１７４９
【国際公開日】平成１７年８月４日（２００５．８．４）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願日】平成１６年１２月１７日（２００４．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４２８７９
【国際公開番号】ＷＯ２００５／０７１７４９
【国際公開日】平成１７年８月４日（２００５．８．４）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
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