【課題】高度にドープされかつ高いエネルギで、薄くドープされた分離ウェル中に注入される埋込層を提供する。
【解決手段】埋込層（５００）はそれが設けられるウェルと同じ導電ドーパントでドープされる。埋込層（５００）はフラッシュＥＰＲＯＭセルのチャネルの大きさを低減し、より高いアレイ密度を提供することを可能にする。フラッシュＥＰＲＯＭセルのチャネルは、埋込層が（５００）フラッシュＥＰＲＯＭセルのチャネル間に低抵抗経路を設けるのでゲートとセルの基板との間に電圧電位差を与えることによって消去が行なわれることを可能にするまでフラッシュＥＰＲＯＭのチャネルは低減される。 （もっと読む）

この抵抗メモリアレイには、基板と、基板にある複数のソース領域と、複数のソース領域を接続する導体とが含まれ、導体は基板に隣接して位置決めされ、複数のソース領域とともに共通ソースを形成する。１つの実施例においては、導体は、断面がＴ字型の細長い金属体（３７８）である。別の実施例においては、導体は、プレート状の金属体（７６６）である。
（もっと読む）

犠牲マスキング構造（５０）を用いた半導体装置（１０）の製造方法を提供する。半導体デバイスは半導体基板（１２）から形成され、誘電材料からなる層（４０）は半導体基板（４０）および半導体デバイスの上に形成される。誘電材料からなる層（４０）は、半導体基板（１２）上に直接に形成される場合もあれば、中間層によって半導体基板（１２）から間隔があいている場合もある。側壁を有するポストまたは凸部（５０）が、誘電材料からなる層（４０）から形成される。好ましくは誘電材料からなる層（４０）とは異なる電気絶縁材料（５２）がポスト（５０）の側壁に隣接して形成される。電気絶縁材料（５２）は平坦化され、ポスト（５０）が除去されて、半導体デバイスの一部または中間層材料の一部を露出させ得る開口を形成する。導電性材料が開口に形成される。
（もっと読む）

メモリアレイ（１５０）は複数のメモリバンク（Ｂ）を含み、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を有し、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられる。第１の複数の線が第１の信号を与え、第２の複数の線が第２の信号を与える。第１の信号を受けるため、および第１の単一の線によってメモリバンク（Ｂ）のセクタ復号器に第１のアドレス信号を与えるために、第１の復号器装置が第１の複数の線に動作可能に関連付けられる。第２の信号を受けるため、および第２の単一の線によってメモリバンク（Ｂ）のセクタ復号器に第２のアドレス信号を与えるために、第２の復号器装置が第２の複数の線に動作可能に関連付けられる。
（もっと読む）

メモリセル（２０１）のアレイ（１０２）を含む不揮発性メモリアレイをプログラムするための方法を提供し、各メモリセル（２０１）は、基板（３１０）と、制御ゲート（３２８）と、電荷蓄積素子（３２２）と、ソース領域（２０３）と、ドレイン領域（２０２）とを含む。この方法は、アレイにおいてプログラムされるべき予め定められた数のビットを含むプログラミングウインドウを受取ること（７００）と、予め定められた数のビットのうちどれをメモリアレイにおいてプログラムすべきであるかを判断すること（７０３）とを含む。予め定められた数のビットは、アレイにおける対応するメモリセルに同時にプログラムされる（７０５）。アレイにおける予め定められた数のビットのプログラミング状態は同時に検証される（７０８）。
（もっと読む）

１つの例示的な実施例によると、基板（４３４）内に位置するビット線（４０２、４０４、４０６）を含む仮想接地メモリアレイの製造方法は、２つの隣接するビット線（４０２、４０４、４０６）同士の間の基板（４３４）内に少なくとも１つの凹部（４３６、４３８）を形成するステップを備え、少なくとも１つの凹部（４３６、４３８）は仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置し、少なくとも１つの凹部（４３６、４３８）は基板（４３４）内の側壁（４５２）および底面（４５４）を規定する。少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）は、ハードマスク部分（２０８、２１０、２１２）をマスクとして使用するステップを含み、ハードマスク部分（２０８、２１０、２１２）の各々はビット線（２０２、２０４、２０６）の上に位置する。本方法は、少なくとも１つの凹部（４３６、４３８）内にスペーサ（４６０、４６２）を形成するステップ（３７４）をさらに含み、スペーサ（４６０、４６２）は、隣接するビット線（４０２、４０４、４０６）間のビット線からビット線へのリークを低減する。本方法は、少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）の前にスタックゲート構造（１１４、１１６、１１８）を形成するステップをさらに含み、各スタックゲート構造（１１４、１１６、１１８）はビット線（１０２、１０４、１０６）の上に、かつビット線に垂直に位置する。
（もっと読む）

メモリセル（２０１）のアレイを含む不揮発性メモリアレイ（１０２）をプログラムするための方法を提供し、各メモリセル（２０１）は、基板（３１５）と、制御ゲート（３２８）と、少なくとも２つの独立した電荷を蓄積するための少なくとも２つの電荷蓄積エリア（４３２，４３３）を有する電荷蓄積素子（３２２）と、ソース領域（２０３）と、ドレイン領域（２０２）とを含む。この方法は、少なくとも１つのメモリセルを高速メモリセルとして指定すること（８０２）と、少なくとも２つの電荷蓄積エリア（４３２，４３３）の第１の電荷蓄積エリアをプログラムされた状態にすることによって高速メモリセル（２０１）を事前調整すること（８０４）と、その後はるかに速い速度で第２のエリア上でのプログラミングを可能にすることとを含む。
（もっと読む）

集積回路、特にＢＧＡパッケージ中の集積回路をテストするのに用いられるテストソケットを提供する。テストソケットは、ベース部材と、ベース部材に対して上方位置および下方位置の間で上下動するように構成された被覆部材とを備える。ベース部材と被覆部材との間にはばねが配置され、被覆部材を上方位置に付勢するように構成される。ベース部材および被覆部材にレバーが連結され、被覆部材が下方位置にあるときには開位置に旋回し、被覆部材が上方位置にあるときには閉位置に旋回して、集積回路をベース部材内に閉じ込めるように構成される。
（もっと読む）

抵抗記憶装置（３０）のアレイの抵抗記憶装置をプログラミングおよび消去する方法において、１つのコマンドに応じて、高電流がプログラミング機能および消去機能双方について与えられ、前の状態から変わるべき状態にある記憶装置（３０）のみがプログラミングおよび消去される。
（もっと読む）

一実施の形態によれば、プログラムすることが可能なＲＯＭアレイは、基板に位置付けられた少なくとも１のビット線（２０４ｃ）を含んでいる。また、プログラムすることが可能なＲＯＭアレイは、少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）を含んでいる。また、プログラムすることが可能なＲＯＭアレイは、少なくとも１のビット線（２０４ｃ）と少なくとも１のワード線（２０２ｂ）との交差点に位置付けられたメモリセル（２０６）を含み、メモリセル（２０６）は、少なくとも１のビット線（２０４ｃ）と少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含んでいる。プログラミング動作は、誘電体領域（２１６）を破壊することによって、メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる。プログラミング動作は、メモリセル（２０６）をダイオードとして動作させる。メモリセル（２０６）の抵抗は、メモリセル（２０６）が第１または第２の論理状態を有しているかどうかを決定するために、読出動作において測定され得る。
（もっと読む）