誘電体の破壊によってプログラムすることが可能なリードオンリメモリアレイ
一実施の形態によれば、プログラムすることが可能なＲＯＭアレイは、基板に位置付けられた少なくとも１のビット線（２０４ｃ）を含んでいる。また、プログラムすることが可能なＲＯＭアレイは、少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）を含んでいる。また、プログラムすることが可能なＲＯＭアレイは、少なくとも１のビット線（２０４ｃ）と少なくとも１のワード線（２０２ｂ）との交差点に位置付けられたメモリセル（２０６）を含み、メモリセル（２０６）は、少なくとも１のビット線（２０４ｃ）と少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含んでいる。プログラミング動作は、誘電体領域（２１６）を破壊することによって、メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる。プログラミング動作は、メモリセル（２０６）をダイオードとして動作させる。メモリセル（２０６）の抵抗は、メモリセル（２０６）が第１または第２の論理状態を有しているかどうかを決定するために、読出動作において測定され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
１．技術分野
本発明は、一般に、半導体装置の分野に属している。より特定的には、本発明は、メモリアレイの分野に属している。
【背景技術】
【０００２】
２．背景技術
現在、不揮発性のメモリアレイは、電力が尽きたときに情報を保持することを要求する幅広い様々な電子装置において用いられている。不揮発性メモリアレイは、半導体ＲＯＭアレイのようなリードオンリメモリ（ＲＯＭ）アレイを含んでいる。半導体ＲＯＭアレイは、コンピュータハードウェアおよびデータ記憶システムにおいて幅広く用いられており、高いスケーラビリティ、高い密度、および高い性能というような利点を提供している。
【０００３】
ＲＯＭアレイは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような用途において用いられている、プログラムすることが可能なＲＯＭアレイを含んでいる。プログラムすることが可能なＲＯＭアレイは、たった一度だけプログラムされ得るＲＯＭアレイである。しかしながら、プログラミング動作の間にプログラムすることが可能なＲＯＭアレイにデータが書込まれた後においては、プログラムすることが可能なＲＯＭアレイの中のデータは何度でも読出され得る。プログラムすることが可能なＲＯＭアレイを用いる電子装置は、サイズおよび価格を低減させるとともに機能性を増加させ続けており、高いスケーラビリティ、特性、および密度を有し、製造コスト効率が高い、プログラムすることが可能なＲＯＭアレイの需要が増加している。
【０００４】
そのため、高いスケーラビリティ、性能、および密度を与える、かつ、コスト効率が高い、プログラムすることが可能なＲＯＭアレイのための技術に対する要望がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
概要
本発明は、誘電体の破壊によってプログラムすることが可能なリードオンリメモリアレイに向けられている。本発明は、高いスケーラビリティ、性能、および密度を提供し、かつ、コスト効率が高い、プログラム可能なＲＯＭアレイのための技術に対する要望に取組みそれを解決している。
【課題を解決するための手段】
【０００６】
一実施例によれば、プログラムすることが可能なＲＯＭアレイは、基板に位置付けられた少なくとも１つのビット線を含んでいる。少なくとも１つのビット線は、たとえば、Ｐ型半導体であってもよい。プログラムすることが可能なＲＯＭアレイは、また、少なくとも１つのビット線を横切るように位置付けられた少なくとも１つのワード線を含んでいる。少なくとも１つのワード線は、たとえば、Ｎ型半導体であってもよい。たとえば、Ｎ型半導体は、約１．０×１０18ｃｍ-3と約１．０×１０20ｃｍ-3との間のＮ型ドーパント濃度を有していてもよい。プログラムすることが可能なＲＯＭアレイは、また、少なくとも１つのビット線と少なくとも１つのワード線との交差点に位置付けられたメモリセルを含んでおり、メモリセルは、少なくとも１のビット線と少なくとも１のワード線との間に位置付けられた誘電体領域を含んでいる。
【０００７】
この実施の形態によれば、誘電体領域は、たとえば、約５０．０オングストロームと約２００．０オングストロームとの間の厚さを有していてもよい。誘電体領域は、一層の誘電体材料を含んでおり、一層の誘電体材料は、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、シリコン窒化物、ジルコニウム酸化物、またはチタニウム酸化物であってもよい。誘電体領域は、また、多層の誘電体を含んでいてもよい。一実施例においては、誘電体領域は、ＯＮＯ積層体であってもよい。プログラミング動作は、誘電体領域を破壊することによってメモリセルを第１論理状態から第２論理状態へ変化させる。プログラミング動作の間に少なくとも１のワード線に印加された第１の電圧と少なくとも第１のビット線に印加された第２の電圧との間の差が誘電体領域に破壊を生じさせる。
【０００８】
誘電体領域がプログラミング動作の間に破壊された後、メモリセルはダイオードとして動作する。メモリセルの抵抗は、メモリセルが第１の論理状態または第２の論理状態を有しているかどうかを決定するために読出動作の間に測定される。本発明の他の特徴および利点は、次の詳細な説明およびそれに付随する図面を見直した後において、当業者にとってより容易に明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
発明の詳細な説明
本発明は、誘電体の破壊によってプログラムすることが可能なリードオンリメモリに向けられている。次の記載は、本発明の実施に関連する特定の情報を含んでいる。当業者は、本発明が本願において特定的に論じられたものとは異なった態様で実現され得ることを明確に理解するであろう。さらに、本発明の特定の詳細のうちのいくつかは発明を不明確にしないために論じられていない。
【００１０】
本出願における図面およびそれに伴う詳細な説明は、単に発明の一実施の形態に向けられている。簡潔さを維持するために、本発明の他の実施の形態は、本出願においては特に記載されておらず、図面によって特に描画されていない。特に注釈がなければ、図面の中の同様または対応する構成要素が同様のまたは対応する参照符号によって示され得る。
【００１１】
本発明は、選択されたそれぞれのメモリセルの中の誘電体領域を破壊することによってプログラムされ得る、革新的な、プログラムすることが可能なＲＯＭを提供する。Ｎ型半導体を備えるワード線およびＰ型半導体を備えるビット線を有する一例のプログラム可能なＲＯＭが発明を説明するために用いられているが、本発明は、また、Ｐ型半導体を備えるワード線およびＮ型半導体を備えるビット線を有する、プログラムすることが可能なＲＯＭアレイに対しても適用され得る。
【００１２】
図１は、本発明の一実施の形態に従った一例のメモリセルを含む一例の構造の上面図を示す。構造体１００は、シリコン基板（図１に示さず）の上に位置付けられた、プログラムすることが可能なＲＯＭアレイ１０１を含む。プログラムすることが可能なＲＯＭアレイ１０１は、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄ、ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅ、およびメモリセル１０６を含む。なお、ここでは、簡潔さを維持するために、メモリセル１０６のみが詳細に述べられるが、プログラムすることが可能なＲＯＭアレイ１０１は、製造の構成および方法においてメモリセル１０６に実質的に類似する多数のメモリセルを含んでいる。これらのメモリセルは、ワード線（たとえば、ワード線１０２ａ−１０２ｄ）およびビット線（たとえば、ビット線１０４ａ−１０４ｅ）の交差点に位置付けられる。
【００１３】
図１に示されるように、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄは、ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅを横切るように位置付けられ、かつ、それらに垂直に配列されている。ワード線１０２ａ、１０２ｂ、１０２
ｃ、および１０２ｄは、Ｎ型半導体を備えており、当該技術分野で知られた方法で製造され得る。Ｎ型半導体は、たとえば、ポリシリコンを含んでおり、砒素または他の適切なＮ型ドーパントを高い濃度でドープされていてもよい。一例として、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄは、約１．０×１０18ｃｍ-3および約１．０×１０20ｃｍ-3の間の濃度のＮ+型ドーパントを有していてもよい。一例として、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄは、約１０００．０オングストロームおよび約２０００．０オングストロームの間の厚さを有していてもよい。
【００１４】
ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅは、シリコン基板（図１には図示せず）に位置付けられており、Ｐ型半導体を含んでいてもよい。Ｐ型半導体は、シリコンを含んでいてもよく、ボロンまたは他の適切なＰ型ドーパントをドープされていてもよい。一実施の形態においては、ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅは、Ｐ+（すなわち、高い濃度でドープされたＰ型）拡散領域を備えていてもよい。また、図１に示されるように、メモリセル１０６は、ワード線１０２ｂとビット線１０４ｃとの間の交差点に位置付けられている。メモリセル１０６は、誘電体領域（図１には図示せず）を含んでいてもよく、誘電体領域は、ワード線１０２ｂとビット線１０４ｃとの間に位置付けられていてもよい。メモリセル１０６の論理状態は、ワード線１０２ｂとビット線１０４ｃとの間で測定されたメモリセル１０６の抵抗によって規定される。本発明においては、メモリセル１０６の論理状態は、プログラミングプロセス（すなわち書込動作）の間に、メモリセル１０６の誘電体領域（図１には図示せず）を破壊することによって、論理「０」状態のような論理状態から論理「１」状態のような反対の論理状態へ変化させられる。以下、本発明の革新的なプログラムすることが可能なＲＯＭアレイ（たとえば、プログラムすることが可能なＲＯＭアレイ１０１）の中の一例であるメモリセル２０６が、図２および図３を参照して述べられる。
【００１５】
図２における構造体２００は、図１における線２−２に沿った構造体１００の断面図に対応している。特に、構造体２００の中のワード線２０２ｂ、ビット線２０４ｃ、およびメモリセル２０６は、それぞれ、構造体１００の中のワード線１０２ｂ、ビット線１０４ｃ、およびメモリセル１０６に対応している。構造体２００は、ワード線２０２ｂ、ビット線２０４ｃ、メモリセル２０６、基板２０８、および分離領域２１０および２１２を含んでいる。メモリセル２０６は、ワード線区域２１４および誘電体領域２１６を含んでいる。
【００１６】
図２に示されるように、ビット線２０４ｃは、基板２０８に位置付けられており、基板２０８は、Ｐ型シリコン基板であってもよい。また、ビット線２０４ｃは、分離領域２１０と分離領域２１２との間に位置付けられており、分離領域２２０および２１２は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えていてもよい。他の実施の形態においては、分離領域２１０および２１２は、シリコンの局所酸化物（ＬＯＣＯＳ）または他の適切な分離材料を備えていてもよい。ビット線２０４ｃは、Ｐ型シリコン（すなわち、Ｐ型半導体）を備えている。また、図２に示されるように、誘電体領域２１６は、基板２０８の上方であってかつビット線２０４ｃの上方に位置付けられている。本実施の形態においては、誘電体領域２１６は、シリコン酸化物（ＳｉＯ2）、アルミニウム酸化物（Ａｌ2Ｏ3）、ハフニウム酸化物（ＨｆＯ2）、シリコン窒化物（Ｓｉ3Ｎ4）、ジルコニウム酸化物（ＺｒＯ2）、チタニウム酸化物（ＴｉＯ2）、または他の適切な誘電体材料を備える単一の誘電体層であってもよい。他の実施の形態においては、誘電体領域２１６は、ＳｉＯ2およびＳｉ3Ｎ4（たとえば２層の誘電体積層体）、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（すなわち、酸化物−窒化物−酸化物（ＯＮＯ）積層体）（たとえば３層積層構造）、Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（たとえば、４層の誘電体積層体）、または適切な誘電体層を備える誘電性積層体であってもよい。誘電体領域２１６は、たとえば、約５０．０オングストロームと約２００．０オングストロームとの間の厚さ２２０を有している。
【００１７】
また、図２に示されるように、ワード線区域２１４は、ワード線２０２ｂの１つの区域であって、誘電体領域２１６の上方に位置付けられており、Ｎ型多結晶シリコンのようなＮ型半導体を備えていてもよい。ワード線区域２１４は、メモリセル２０６のゲートを構成しており、約１．０×１０18ｃｍ-3と約１．０×１０20ｃｍ-3との間のＮ+型ドーパント濃度を有していてもよい。そのため、メモリセル２０６は、ワード線２０２ｂとビット線２０４ｃとの交差点に位置付けられており、ワード線区域２１４（すなわちＮ型半導体）と誘電体領域２１６とを有しており、ワード線２０２ｂのワード線区域２１４とビット線２０４ｃとの間に挟まれている。
【００１８】
以下、本発明のプログラムすることが可能なＲＯＭアレイ（たとえば、図１におけるプログラムすることが可能なＲＯＭアレイ１０１）における一例のメモリセルである、メモリセル２０６のプログラミングが述べられる。メモリセル２０６のプログラミングの間において、ワード線１０２ｂは、負の電圧にバイアスされて（すなわち負の電圧がワード線１０２ｂに印加されて）おり、ビット線２０４ｃは正の電圧にバイアスされている（すなわち、正の電圧がビット線２０４ｃに印加されている）。負の電圧および正の電圧は、負の電圧と正の電圧との間の差がメモリセル２０６の誘電体領域２１６のみを破壊するのに十分であるように選択されている。言い換えれば、メモリセル２０６のプログラミングの間にワード線１０２ｂとビット線２０４ｃとのそれぞれに印加されている負の電圧および正の電圧は、メモリセル２０６のプログラミングの間にプログラムすることが可能なＲＯＭアレイ１０１における他のそれぞれのメモリセルの誘電体領域を破壊しない。メモリセル２０６のプログラミングの間に、プログラムすることが可能なＲＯＭアレイ１０１における他のワード線は、浮遊な状態となっているが、プログラムすることが可能なＲＯＭアレイ１０１における他のビット線は、０．０ボルトに維持されている。
【００１９】
メモリセル２０６のプログラミングの間にワード線２０２ｂおよびビット線２０４ｃに印加されている特定の電圧値は、誘電体領域２１６の厚さ２２０によって決定される。一例として、メモリセル２０６のプログラミングの間に、ワード線２０２ｂの電圧は−１５．０ボルト±３０％となり得るとともに、ビット線２０４ｃの電圧は、約５０．０オングストロームと約２００．０オングストロームとの間の誘電体領域２１６の厚さ（すなわち、厚さ２２０）のために、＋１５．０ボルト±３０％になり得る。高電圧印加のために、厚さ２２０が適切に増加されてもよい一方で、低電圧印加のために、厚さ２２０が適切に低減されてもよい。
【００２０】
誘電体領域２１６の破壊の後、メモリセル２０６は、「ＰＮ」接合ダイオード（以下「ダイオード」という。）として動作する。そのため、プログラミング動作の間の誘電体領域２１６の破壊の結果として、メモリセル２０６は、ダイオードとして動作し、そのダイオードは、ビット線２０４ｃ（すなわち、Ｐ型半導体）およびワード線２０２ｂ（すなわち、Ｎ型半導体）のワード線区域２１４をそれぞれ備えるアノードおよびカソードを有している。誘電体がプログラミング動作の間に破壊された後、メモリセル２０６は、ワード線２０２ｂとビット線２０４ｃとの間で測定されたときに、たとえば、１０．０オームより小さい順方向抵抗を有していてもよい。対照的に、誘電体領域２１６の破壊よりも前に、メモリセル２０６は、たとえば、１０．０キロオームよりも大きい抵抗を有していてもよい。
【００２１】
そのため、誘電体領域２１６が破壊された後においては、メモリセル２０６の抵抗は、誘電体領域２１６の破壊の前のメモリセルの抵抗に比較して、実質的に低くなっている。そのため、メモリセル２０６の論理状態は、（ワード線２０２ｂとビット線２０４ｃとの間で測定された）メモリセル２０６の抵抗によって規定され得る。たとえば、メモリセル２０６の論理状態は、誘電体領域２１６の破壊の前においては、論理「０」状態として規
定され、誘電体領域２１６の破壊の後においては、論理「１」状態として規定されてもよい。そのため、メモリセル２０６のプログラミングは、誘電体領域２１６に破壊を生じさせることによって、メモリセル２０６の論理状態を論理「０」状態から論理「１」状態へ変化させるか、または、その逆の変化を生じさせる。
【００２２】
メモリセル２０６の読出動作の実行の間に、メモリセル２０６のみが順方向にバイアスされる。そのため、読出動作の間にメモリセル２０６の抵抗を測定することによって、メモリセル２０６の論理状態（メモリセル２０６が論理「０」状態または論理「１」状態を有しているかどうか）が決定され得る。一例として、メモリセル２０６の読出の間において、ワード線２０２ｂの電圧が−１．０ボルト±２０％であり得、ビット線２０４ｃの電圧が＋１．０Ｖ±２０％であり得、プログラムすることが可能なＲＯＭアレイ１０１における他のワード線（たとえば、ワード線１０２ａ、１０２ｃ、および１０２ｄ）の電圧が＋１．０ボルト±２０％であり得、プログラムすることが可能なＲＯＭアレイにおける他のビット線（たとえばビット線１０４ａ、１０４ｂ、１０４ｄ、および１０４ｅ）の電圧が−１．０ボルト±２０％であり得る。
【００２３】
図３は、本発明の実施の形態に従った、プログラミング動作の後の一例のプログラムすることが可能なＲＯＭアレイにおける一例のメモリセルの図形を示している。図形３００において、メモリセル３０６、ワード線区域３１４、およびビット線３０４は、それぞれ、図２における構造の中のメモリセル２０６、ワード線区域２１４、およびビット線２０４ｃに対応している。図形３００は、メモリセル３０６、アース３２２、およびゲート電圧（Ｖg）３２４を含んでいる。メモリセル３０６は、ワード線区域３１４（すなわちＮ型半導体）および誘電体領域３１６を含んでいる。
【００２４】
図３に示されるように、ワード線区域３１４は、メモリセルのゲートを備えており、ゲート電圧３２４に連結されており、ビット線３０４は、アース３２２に連結されている。また、図３に示されるように、誘電体領域３１６は、ワード線区域３１４（すなわち、ゲート）とビット線３０４との間に位置付けられている。プログラミング動作の間に、ゲート電圧３２４は、誘電体領域３１６に破壊を生じさせるように、十分な電圧レベルでワード線区域３１４に印加される。誘電体領域３１６が破壊されるときに、電流経路３２６が誘電体領域３１６に形成され、それにより、ゲート電流（Ｉg）３２８がワード線区域３１４（すなわち、メモリセル３０６のゲート）から誘電体領域３１６およびビット線３０４を通じてアース３２２へ流れることが許容される。
【００２５】
そのため、誘電体領域３１６がプログラミング動作の間に破壊された後においては、ワード線区域３１４（すなわち、Ｎ型半導体）は、物理的には分離されながらも、電気的にはビット線３０４（すなわち、Ｐ型半導体）に接続される。ワード線区域３１４は、誘電体領域３１６が破壊された後、ビット線に接続されるので、メモリセル３０６は、ダイオード（すなわち「ＰＮ」接合ダイオード）として動作する。そのため、メモリセル３０６は、誘電体領域３１６の破壊の後においては、低い順方向バイアス抵抗を有しており、かつ、誘電体領域３１６の破壊の前には、実質的に高い抵抗を有している。結果として、メモリセルの誘電体領域の破壊前の本発明のプログラムすることが可能なＲＯＭにおけるメモリセルの実質的により高い抵抗が、好都合なことに、論理「０」状態のような論理状態を規定し、一方、誘電体領域の破壊後のメモリセルの実質的により低い順方向バイアス抵抗が、好都合なことに、論理「１」状態のような反対の論理状態を規定する。
【００２６】
図４は、本発明の一実施の形態に従った一例のメモリセルの一例のＩ−Ｖカーブを含む一例のグラフ４００を示している。グラフ４００は、電流軸４０２、電圧軸４０４、およびＩ−Ｖカーブ４０６を含んでいる。グラフ４００においては、電流軸４０２は、１．０×１０-11アンペアと１．０×１０-1アンペアと間の範囲の一例のゲート電流に対応して
おり、電圧軸４０４は、−４０．０ボルトと１２０．０ボルトとの間の範囲の一例のゲート電圧に対応している。なお、グラフ４００においては、ゲート電流は、絶対値として示されている。グラフ４００においては、Ｉ−Ｖカーブ４０６は、メモリセルにおける誘電体領域（たとえば、誘電体領域３１６）の破壊の後の本発明のプログラムすることが可能なＲＯＭアレイ（たとえば、図１におけるプログラムすることが可能なＲＯＭアレイ１０１）におけるメモリセル（たとえば、図３におけるメモリセル３０６）のＩ−Ｖ特性に対応している。
【００２７】
グラフ４００に示される例において、Ｉ−Ｖカーブ４０６は、ダイオード（すなわち「ＰＮ」接合ダイオード）のＩ−Ｖ特性に類似するＩ−Ｖ特性を示す。そのため、メモリセル（たとえば、メモリセル３０６）の誘電体領域（たとえば、誘電体領域３１６）をプログラミング動作の間に破壊することによって、本発明は、誘電体領域の破壊の後にダイオードとして動作するメモリセルを達成する。その結果、誘電体領域の破壊の後においては、本発明におけるメモリセルの順方向バイアス抵抗は、実質的に誘電体領域の破壊の前のメモリセルの抵抗（１０．０キロオームより大きい）に比較して低い（たとえば、１０．０オームより低い）。その結果、本発明のプログラムすることが可能なＲＯＭアレイにおけるメモリセルの論理状態は、好都合なことに、読出動作の間にメモリセルの順方向バイアス抵抗を測定することによって決定され得る。
【００２８】
そのため、それぞれのメモリセルの誘電体領域の破壊を利用してプログラムすることが可能なＲＯＭアレイを形成することによって、本発明は、高い性能、高いスケーラビリティを有し、かつ、幅広い範囲の電圧の下で動作し得る、プログラム可能なＲＯＭアレイを有利に達成する。また、本発明のプログラム可能なＲＯＭアレイは、実現することが容易であり、かつ、現存するシリコンプロセス技術と完全に適合するものである。
【００２９】
他の実施の形態においては、多層のプログラム可能なＲＯＭアレイが、所望数の本発明のプログラム可能なＲＯＭアレイ（たとえば、図１におけるプログラム可能なＲＯＭアレイ１０１）を積み重ねることによって実現され得る。その結果、本発明は、好都合なことに、実質的にメモリセル密度を増加させる多層のプログラム可能なＲＯＭアレイを達成することができる。
【００３０】
前述の本発明の一実施の形態の記載から、様々な技術が、その範囲を逸脱することなく、本発明の概念を実現するために用いられることが明白である。さらに、本発明は、ある実施の形態を特別に参照して述べられてきたが、当業者は、本発明の精神および範囲を逸脱することなく、形態および詳細に変更がなされ得ることを容易に理解するであろう。前述された一例の実施の形態は、説明されたすべてに関連して考慮され得るものであって、限定されるものではない。また、本発明は、ここに述べられた特定の実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく、多くの再配置、変更、および代替され得ることが理解されるであろう。
【００３１】
そのため、誘電体の破壊によってプログラムすることが可能なリードオンリメモリが述べられてきた。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施の形態に従った、一例のプログラムすることが可能なリードオンリメモリを含む一例の構造体の上面図である。
【図２】図１の構造体の図１における２−２線に沿った断面図である。
【図３】本発明の一実施の形態に従った、プログラミング動作後の一例のメモリセルの図形を示す図である。
【図４】本発明の一実施の形態に従ったメモリセルのための一例のＩ−Ｖ曲線を示すグラフである。
【符号の説明】
【００３３】
１００ 構造体、１０１ ＲＯＭアレイ、１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ ワード線、１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ ビット線、１０６ メモリセル、２００ 構造体、２０２ｂ ワード線、２０４ｃ ビット線、２０６ メモリセル、２０８ 基板、２１０，２１２ 分離領域、２１４ ワード線区域、２１６ 誘電体領域、２２０ 分離領域、３００ 図形、３０４ ビット線、３０６ メモリセル、３１４ ワード線区域、３１６ 誘電体領域、３２２ アース、３２４ ゲート電圧、３２６ 電流経路、３２８ ゲート電流、４００ グラフ、４０２ 電流軸、４０４ 電圧軸、４０６ カーブ。
【技術分野】
【０００１】
１．技術分野
本発明は、一般に、半導体装置の分野に属している。より特定的には、本発明は、メモリアレイの分野に属している。
【背景技術】
【０００２】
２．背景技術
現在、不揮発性のメモリアレイは、電力が尽きたときに情報を保持することを要求する幅広い様々な電子装置において用いられている。不揮発性メモリアレイは、半導体ＲＯＭアレイのようなリードオンリメモリ（ＲＯＭ）アレイを含んでいる。半導体ＲＯＭアレイは、コンピュータハードウェアおよびデータ記憶システムにおいて幅広く用いられており、高いスケーラビリティ、高い密度、および高い性能というような利点を提供している。
【０００３】
ＲＯＭアレイは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような用途において用いられている、プログラムすることが可能なＲＯＭアレイを含んでいる。プログラムすることが可能なＲＯＭアレイは、たった一度だけプログラムされ得るＲＯＭアレイである。しかしながら、プログラミング動作の間にプログラムすることが可能なＲＯＭアレイにデータが書込まれた後においては、プログラムすることが可能なＲＯＭアレイの中のデータは何度でも読出され得る。プログラムすることが可能なＲＯＭアレイを用いる電子装置は、サイズおよび価格を低減させるとともに機能性を増加させ続けており、高いスケーラビリティ、特性、および密度を有し、製造コスト効率が高い、プログラムすることが可能なＲＯＭアレイの需要が増加している。
【０００４】
そのため、高いスケーラビリティ、性能、および密度を与える、かつ、コスト効率が高い、プログラムすることが可能なＲＯＭアレイのための技術に対する要望がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
概要
本発明は、誘電体の破壊によってプログラムすることが可能なリードオンリメモリアレイに向けられている。本発明は、高いスケーラビリティ、性能、および密度を提供し、かつ、コスト効率が高い、プログラム可能なＲＯＭアレイのための技術に対する要望に取組みそれを解決している。
【課題を解決するための手段】
【０００６】
一実施例によれば、プログラムすることが可能なＲＯＭアレイは、基板に位置付けられた少なくとも１つのビット線を含んでいる。少なくとも１つのビット線は、たとえば、Ｐ型半導体であってもよい。プログラムすることが可能なＲＯＭアレイは、また、少なくとも１つのビット線を横切るように位置付けられた少なくとも１つのワード線を含んでいる。少なくとも１つのワード線は、たとえば、Ｎ型半導体であってもよい。たとえば、Ｎ型半導体は、約１．０×１０18ｃｍ-3と約１．０×１０20ｃｍ-3との間のＮ型ドーパント濃度を有していてもよい。プログラムすることが可能なＲＯＭアレイは、また、少なくとも１つのビット線と少なくとも１つのワード線との交差点に位置付けられたメモリセルを含んでおり、メモリセルは、少なくとも１のビット線と少なくとも１のワード線との間に位置付けられた誘電体領域を含んでいる。
【０００７】
この実施の形態によれば、誘電体領域は、たとえば、約５０．０オングストロームと約２００．０オングストロームとの間の厚さを有していてもよい。誘電体領域は、一層の誘電体材料を含んでおり、一層の誘電体材料は、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、シリコン窒化物、ジルコニウム酸化物、またはチタニウム酸化物であってもよい。誘電体領域は、また、多層の誘電体を含んでいてもよい。一実施例においては、誘電体領域は、ＯＮＯ積層体であってもよい。プログラミング動作は、誘電体領域を破壊することによってメモリセルを第１論理状態から第２論理状態へ変化させる。プログラミング動作の間に少なくとも１のワード線に印加された第１の電圧と少なくとも第１のビット線に印加された第２の電圧との間の差が誘電体領域に破壊を生じさせる。
【０００８】
誘電体領域がプログラミング動作の間に破壊された後、メモリセルはダイオードとして動作する。メモリセルの抵抗は、メモリセルが第１の論理状態または第２の論理状態を有しているかどうかを決定するために読出動作の間に測定される。本発明の他の特徴および利点は、次の詳細な説明およびそれに付随する図面を見直した後において、当業者にとってより容易に明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
発明の詳細な説明
本発明は、誘電体の破壊によってプログラムすることが可能なリードオンリメモリに向けられている。次の記載は、本発明の実施に関連する特定の情報を含んでいる。当業者は、本発明が本願において特定的に論じられたものとは異なった態様で実現され得ることを明確に理解するであろう。さらに、本発明の特定の詳細のうちのいくつかは発明を不明確にしないために論じられていない。
【００１０】
本出願における図面およびそれに伴う詳細な説明は、単に発明の一実施の形態に向けられている。簡潔さを維持するために、本発明の他の実施の形態は、本出願においては特に記載されておらず、図面によって特に描画されていない。特に注釈がなければ、図面の中の同様または対応する構成要素が同様のまたは対応する参照符号によって示され得る。
【００１１】
本発明は、選択されたそれぞれのメモリセルの中の誘電体領域を破壊することによってプログラムされ得る、革新的な、プログラムすることが可能なＲＯＭを提供する。Ｎ型半導体を備えるワード線およびＰ型半導体を備えるビット線を有する一例のプログラム可能なＲＯＭが発明を説明するために用いられているが、本発明は、また、Ｐ型半導体を備えるワード線およびＮ型半導体を備えるビット線を有する、プログラムすることが可能なＲＯＭアレイに対しても適用され得る。
【００１２】
図１は、本発明の一実施の形態に従った一例のメモリセルを含む一例の構造の上面図を示す。構造体１００は、シリコン基板（図１に示さず）の上に位置付けられた、プログラムすることが可能なＲＯＭアレイ１０１を含む。プログラムすることが可能なＲＯＭアレイ１０１は、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄ、ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅ、およびメモリセル１０６を含む。なお、ここでは、簡潔さを維持するために、メモリセル１０６のみが詳細に述べられるが、プログラムすることが可能なＲＯＭアレイ１０１は、製造の構成および方法においてメモリセル１０６に実質的に類似する多数のメモリセルを含んでいる。これらのメモリセルは、ワード線（たとえば、ワード線１０２ａ−１０２ｄ）およびビット線（たとえば、ビット線１０４ａ−１０４ｅ）の交差点に位置付けられる。
【００１３】
図１に示されるように、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄは、ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅを横切るように位置付けられ、かつ、それらに垂直に配列されている。ワード線１０２ａ、１０２ｂ、１０２
ｃ、および１０２ｄは、Ｎ型半導体を備えており、当該技術分野で知られた方法で製造され得る。Ｎ型半導体は、たとえば、ポリシリコンを含んでおり、砒素または他の適切なＮ型ドーパントを高い濃度でドープされていてもよい。一例として、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄは、約１．０×１０18ｃｍ-3および約１．０×１０20ｃｍ-3の間の濃度のＮ+型ドーパントを有していてもよい。一例として、ワード線１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄは、約１０００．０オングストロームおよび約２０００．０オングストロームの間の厚さを有していてもよい。
【００１４】
ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅは、シリコン基板（図１には図示せず）に位置付けられており、Ｐ型半導体を含んでいてもよい。Ｐ型半導体は、シリコンを含んでいてもよく、ボロンまたは他の適切なＰ型ドーパントをドープされていてもよい。一実施の形態においては、ビット線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、および１０４ｅは、Ｐ+（すなわち、高い濃度でドープされたＰ型）拡散領域を備えていてもよい。また、図１に示されるように、メモリセル１０６は、ワード線１０２ｂとビット線１０４ｃとの間の交差点に位置付けられている。メモリセル１０６は、誘電体領域（図１には図示せず）を含んでいてもよく、誘電体領域は、ワード線１０２ｂとビット線１０４ｃとの間に位置付けられていてもよい。メモリセル１０６の論理状態は、ワード線１０２ｂとビット線１０４ｃとの間で測定されたメモリセル１０６の抵抗によって規定される。本発明においては、メモリセル１０６の論理状態は、プログラミングプロセス（すなわち書込動作）の間に、メモリセル１０６の誘電体領域（図１には図示せず）を破壊することによって、論理「０」状態のような論理状態から論理「１」状態のような反対の論理状態へ変化させられる。以下、本発明の革新的なプログラムすることが可能なＲＯＭアレイ（たとえば、プログラムすることが可能なＲＯＭアレイ１０１）の中の一例であるメモリセル２０６が、図２および図３を参照して述べられる。
【００１５】
図２における構造体２００は、図１における線２−２に沿った構造体１００の断面図に対応している。特に、構造体２００の中のワード線２０２ｂ、ビット線２０４ｃ、およびメモリセル２０６は、それぞれ、構造体１００の中のワード線１０２ｂ、ビット線１０４ｃ、およびメモリセル１０６に対応している。構造体２００は、ワード線２０２ｂ、ビット線２０４ｃ、メモリセル２０６、基板２０８、および分離領域２１０および２１２を含んでいる。メモリセル２０６は、ワード線区域２１４および誘電体領域２１６を含んでいる。
【００１６】
図２に示されるように、ビット線２０４ｃは、基板２０８に位置付けられており、基板２０８は、Ｐ型シリコン基板であってもよい。また、ビット線２０４ｃは、分離領域２１０と分離領域２１２との間に位置付けられており、分離領域２２０および２１２は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えていてもよい。他の実施の形態においては、分離領域２１０および２１２は、シリコンの局所酸化物（ＬＯＣＯＳ）または他の適切な分離材料を備えていてもよい。ビット線２０４ｃは、Ｐ型シリコン（すなわち、Ｐ型半導体）を備えている。また、図２に示されるように、誘電体領域２１６は、基板２０８の上方であってかつビット線２０４ｃの上方に位置付けられている。本実施の形態においては、誘電体領域２１６は、シリコン酸化物（ＳｉＯ2）、アルミニウム酸化物（Ａｌ2Ｏ3）、ハフニウム酸化物（ＨｆＯ2）、シリコン窒化物（Ｓｉ3Ｎ4）、ジルコニウム酸化物（ＺｒＯ2）、チタニウム酸化物（ＴｉＯ2）、または他の適切な誘電体材料を備える単一の誘電体層であってもよい。他の実施の形態においては、誘電体領域２１６は、ＳｉＯ2およびＳｉ3Ｎ4（たとえば２層の誘電体積層体）、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（すなわち、酸化物−窒化物−酸化物（ＯＮＯ）積層体）（たとえば３層積層構造）、Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（たとえば、４層の誘電体積層体）、または適切な誘電体層を備える誘電性積層体であってもよい。誘電体領域２１６は、たとえば、約５０．０オングストロームと約２００．０オングストロームとの間の厚さ２２０を有している。
【００１７】
また、図２に示されるように、ワード線区域２１４は、ワード線２０２ｂの１つの区域であって、誘電体領域２１６の上方に位置付けられており、Ｎ型多結晶シリコンのようなＮ型半導体を備えていてもよい。ワード線区域２１４は、メモリセル２０６のゲートを構成しており、約１．０×１０18ｃｍ-3と約１．０×１０20ｃｍ-3との間のＮ+型ドーパント濃度を有していてもよい。そのため、メモリセル２０６は、ワード線２０２ｂとビット線２０４ｃとの交差点に位置付けられており、ワード線区域２１４（すなわちＮ型半導体）と誘電体領域２１６とを有しており、ワード線２０２ｂのワード線区域２１４とビット線２０４ｃとの間に挟まれている。
【００１８】
以下、本発明のプログラムすることが可能なＲＯＭアレイ（たとえば、図１におけるプログラムすることが可能なＲＯＭアレイ１０１）における一例のメモリセルである、メモリセル２０６のプログラミングが述べられる。メモリセル２０６のプログラミングの間において、ワード線１０２ｂは、負の電圧にバイアスされて（すなわち負の電圧がワード線１０２ｂに印加されて）おり、ビット線２０４ｃは正の電圧にバイアスされている（すなわち、正の電圧がビット線２０４ｃに印加されている）。負の電圧および正の電圧は、負の電圧と正の電圧との間の差がメモリセル２０６の誘電体領域２１６のみを破壊するのに十分であるように選択されている。言い換えれば、メモリセル２０６のプログラミングの間にワード線１０２ｂとビット線２０４ｃとのそれぞれに印加されている負の電圧および正の電圧は、メモリセル２０６のプログラミングの間にプログラムすることが可能なＲＯＭアレイ１０１における他のそれぞれのメモリセルの誘電体領域を破壊しない。メモリセル２０６のプログラミングの間に、プログラムすることが可能なＲＯＭアレイ１０１における他のワード線は、浮遊な状態となっているが、プログラムすることが可能なＲＯＭアレイ１０１における他のビット線は、０．０ボルトに維持されている。
【００１９】
メモリセル２０６のプログラミングの間にワード線２０２ｂおよびビット線２０４ｃに印加されている特定の電圧値は、誘電体領域２１６の厚さ２２０によって決定される。一例として、メモリセル２０６のプログラミングの間に、ワード線２０２ｂの電圧は−１５．０ボルト±３０％となり得るとともに、ビット線２０４ｃの電圧は、約５０．０オングストロームと約２００．０オングストロームとの間の誘電体領域２１６の厚さ（すなわち、厚さ２２０）のために、＋１５．０ボルト±３０％になり得る。高電圧印加のために、厚さ２２０が適切に増加されてもよい一方で、低電圧印加のために、厚さ２２０が適切に低減されてもよい。
【００２０】
誘電体領域２１６の破壊の後、メモリセル２０６は、「ＰＮ」接合ダイオード（以下「ダイオード」という。）として動作する。そのため、プログラミング動作の間の誘電体領域２１６の破壊の結果として、メモリセル２０６は、ダイオードとして動作し、そのダイオードは、ビット線２０４ｃ（すなわち、Ｐ型半導体）およびワード線２０２ｂ（すなわち、Ｎ型半導体）のワード線区域２１４をそれぞれ備えるアノードおよびカソードを有している。誘電体がプログラミング動作の間に破壊された後、メモリセル２０６は、ワード線２０２ｂとビット線２０４ｃとの間で測定されたときに、たとえば、１０．０オームより小さい順方向抵抗を有していてもよい。対照的に、誘電体領域２１６の破壊よりも前に、メモリセル２０６は、たとえば、１０．０キロオームよりも大きい抵抗を有していてもよい。
【００２１】
そのため、誘電体領域２１６が破壊された後においては、メモリセル２０６の抵抗は、誘電体領域２１６の破壊の前のメモリセルの抵抗に比較して、実質的に低くなっている。そのため、メモリセル２０６の論理状態は、（ワード線２０２ｂとビット線２０４ｃとの間で測定された）メモリセル２０６の抵抗によって規定され得る。たとえば、メモリセル２０６の論理状態は、誘電体領域２１６の破壊の前においては、論理「０」状態として規
定され、誘電体領域２１６の破壊の後においては、論理「１」状態として規定されてもよい。そのため、メモリセル２０６のプログラミングは、誘電体領域２１６に破壊を生じさせることによって、メモリセル２０６の論理状態を論理「０」状態から論理「１」状態へ変化させるか、または、その逆の変化を生じさせる。
【００２２】
メモリセル２０６の読出動作の実行の間に、メモリセル２０６のみが順方向にバイアスされる。そのため、読出動作の間にメモリセル２０６の抵抗を測定することによって、メモリセル２０６の論理状態（メモリセル２０６が論理「０」状態または論理「１」状態を有しているかどうか）が決定され得る。一例として、メモリセル２０６の読出の間において、ワード線２０２ｂの電圧が−１．０ボルト±２０％であり得、ビット線２０４ｃの電圧が＋１．０Ｖ±２０％であり得、プログラムすることが可能なＲＯＭアレイ１０１における他のワード線（たとえば、ワード線１０２ａ、１０２ｃ、および１０２ｄ）の電圧が＋１．０ボルト±２０％であり得、プログラムすることが可能なＲＯＭアレイにおける他のビット線（たとえばビット線１０４ａ、１０４ｂ、１０４ｄ、および１０４ｅ）の電圧が−１．０ボルト±２０％であり得る。
【００２３】
図３は、本発明の実施の形態に従った、プログラミング動作の後の一例のプログラムすることが可能なＲＯＭアレイにおける一例のメモリセルの図形を示している。図形３００において、メモリセル３０６、ワード線区域３１４、およびビット線３０４は、それぞれ、図２における構造の中のメモリセル２０６、ワード線区域２１４、およびビット線２０４ｃに対応している。図形３００は、メモリセル３０６、アース３２２、およびゲート電圧（Ｖg）３２４を含んでいる。メモリセル３０６は、ワード線区域３１４（すなわちＮ型半導体）および誘電体領域３１６を含んでいる。
【００２４】
図３に示されるように、ワード線区域３１４は、メモリセルのゲートを備えており、ゲート電圧３２４に連結されており、ビット線３０４は、アース３２２に連結されている。また、図３に示されるように、誘電体領域３１６は、ワード線区域３１４（すなわち、ゲート）とビット線３０４との間に位置付けられている。プログラミング動作の間に、ゲート電圧３２４は、誘電体領域３１６に破壊を生じさせるように、十分な電圧レベルでワード線区域３１４に印加される。誘電体領域３１６が破壊されるときに、電流経路３２６が誘電体領域３１６に形成され、それにより、ゲート電流（Ｉg）３２８がワード線区域３１４（すなわち、メモリセル３０６のゲート）から誘電体領域３１６およびビット線３０４を通じてアース３２２へ流れることが許容される。
【００２５】
そのため、誘電体領域３１６がプログラミング動作の間に破壊された後においては、ワード線区域３１４（すなわち、Ｎ型半導体）は、物理的には分離されながらも、電気的にはビット線３０４（すなわち、Ｐ型半導体）に接続される。ワード線区域３１４は、誘電体領域３１６が破壊された後、ビット線に接続されるので、メモリセル３０６は、ダイオード（すなわち「ＰＮ」接合ダイオード）として動作する。そのため、メモリセル３０６は、誘電体領域３１６の破壊の後においては、低い順方向バイアス抵抗を有しており、かつ、誘電体領域３１６の破壊の前には、実質的に高い抵抗を有している。結果として、メモリセルの誘電体領域の破壊前の本発明のプログラムすることが可能なＲＯＭにおけるメモリセルの実質的により高い抵抗が、好都合なことに、論理「０」状態のような論理状態を規定し、一方、誘電体領域の破壊後のメモリセルの実質的により低い順方向バイアス抵抗が、好都合なことに、論理「１」状態のような反対の論理状態を規定する。
【００２６】
図４は、本発明の一実施の形態に従った一例のメモリセルの一例のＩ−Ｖカーブを含む一例のグラフ４００を示している。グラフ４００は、電流軸４０２、電圧軸４０４、およびＩ−Ｖカーブ４０６を含んでいる。グラフ４００においては、電流軸４０２は、１．０×１０-11アンペアと１．０×１０-1アンペアと間の範囲の一例のゲート電流に対応して
おり、電圧軸４０４は、−４０．０ボルトと１２０．０ボルトとの間の範囲の一例のゲート電圧に対応している。なお、グラフ４００においては、ゲート電流は、絶対値として示されている。グラフ４００においては、Ｉ−Ｖカーブ４０６は、メモリセルにおける誘電体領域（たとえば、誘電体領域３１６）の破壊の後の本発明のプログラムすることが可能なＲＯＭアレイ（たとえば、図１におけるプログラムすることが可能なＲＯＭアレイ１０１）におけるメモリセル（たとえば、図３におけるメモリセル３０６）のＩ−Ｖ特性に対応している。
【００２７】
グラフ４００に示される例において、Ｉ−Ｖカーブ４０６は、ダイオード（すなわち「ＰＮ」接合ダイオード）のＩ−Ｖ特性に類似するＩ−Ｖ特性を示す。そのため、メモリセル（たとえば、メモリセル３０６）の誘電体領域（たとえば、誘電体領域３１６）をプログラミング動作の間に破壊することによって、本発明は、誘電体領域の破壊の後にダイオードとして動作するメモリセルを達成する。その結果、誘電体領域の破壊の後においては、本発明におけるメモリセルの順方向バイアス抵抗は、実質的に誘電体領域の破壊の前のメモリセルの抵抗（１０．０キロオームより大きい）に比較して低い（たとえば、１０．０オームより低い）。その結果、本発明のプログラムすることが可能なＲＯＭアレイにおけるメモリセルの論理状態は、好都合なことに、読出動作の間にメモリセルの順方向バイアス抵抗を測定することによって決定され得る。
【００２８】
そのため、それぞれのメモリセルの誘電体領域の破壊を利用してプログラムすることが可能なＲＯＭアレイを形成することによって、本発明は、高い性能、高いスケーラビリティを有し、かつ、幅広い範囲の電圧の下で動作し得る、プログラム可能なＲＯＭアレイを有利に達成する。また、本発明のプログラム可能なＲＯＭアレイは、実現することが容易であり、かつ、現存するシリコンプロセス技術と完全に適合するものである。
【００２９】
他の実施の形態においては、多層のプログラム可能なＲＯＭアレイが、所望数の本発明のプログラム可能なＲＯＭアレイ（たとえば、図１におけるプログラム可能なＲＯＭアレイ１０１）を積み重ねることによって実現され得る。その結果、本発明は、好都合なことに、実質的にメモリセル密度を増加させる多層のプログラム可能なＲＯＭアレイを達成することができる。
【００３０】
前述の本発明の一実施の形態の記載から、様々な技術が、その範囲を逸脱することなく、本発明の概念を実現するために用いられることが明白である。さらに、本発明は、ある実施の形態を特別に参照して述べられてきたが、当業者は、本発明の精神および範囲を逸脱することなく、形態および詳細に変更がなされ得ることを容易に理解するであろう。前述された一例の実施の形態は、説明されたすべてに関連して考慮され得るものであって、限定されるものではない。また、本発明は、ここに述べられた特定の実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく、多くの再配置、変更、および代替され得ることが理解されるであろう。
【００３１】
そのため、誘電体の破壊によってプログラムすることが可能なリードオンリメモリが述べられてきた。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施の形態に従った、一例のプログラムすることが可能なリードオンリメモリを含む一例の構造体の上面図である。
【図２】図１の構造体の図１における２−２線に沿った断面図である。
【図３】本発明の一実施の形態に従った、プログラミング動作後の一例のメモリセルの図形を示す図である。
【図４】本発明の一実施の形態に従ったメモリセルのための一例のＩ−Ｖ曲線を示すグラフである。
【符号の説明】
【００３３】
１００ 構造体、１０１ ＲＯＭアレイ、１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ ワード線、１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ ビット線、１０６ メモリセル、２００ 構造体、２０２ｂ ワード線、２０４ｃ ビット線、２０６ メモリセル、２０８ 基板、２１０，２１２ 分離領域、２１４ ワード線区域、２１６ 誘電体領域、２２０ 分離領域、３００ 図形、３０４ ビット線、３０６ メモリセル、３１４ ワード線区域、３１６ 誘電体領域、３２２ アース、３２４ ゲート電圧、３２６ 電流経路、３２８ ゲート電流、４００ グラフ、４０２ 電流軸、４０４ 電圧軸、４０６ カーブ。
【特許請求の範囲】
【請求項１】
基板（２０８）に位置付けられた少なくとも１のビット線（２０４ｃ）と、
前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）と、
前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記メモリセル（２０６）は前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、プログラムすることが可能なＲＯＭアレイ。
【請求項２】
前記プログラム動作の間に前記少なくとも１のワード線（２０２ｂ）に印加される第１の電圧と前記少なくとも１のビット線（２０４ｃ）に印加される第２の電圧との間の差が、前記誘電体領域（２１６）を破壊させる、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項３】
前記プログラミング動作が、前記メモリセル（２０６）をダイオードとして動作させる、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項４】
前記少なくとも１のビット線（２０４ｃ）がＰ型半導体を含んでいる、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項５】
前記メモリセル（２０６）の抵抗が、前記メモリセル（２０６）が第１の論理状態または前記第２の論理状態を有しているかどうかを決定するために、読出動作において測定される、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項６】
前記誘電体領域（２１６）が単一層の誘電体材料を含んでおり、前記誘電体材料がシリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、シリコン窒化物、ジルコニウム酸化物、およびチタニウム酸化物からなる群から選択された、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項７】
前記誘電体領域（２１６）がＯＮＯ積層体を含む、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項８】
基板（２０８）に位置付けられ、Ｐ型半導体を含む少なくとも１のビット線（２０４ｃ）と、
前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられ、Ｎ型半導体を含む少なくとも１のワード線（２０２ｂ）と、
前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させるものであって、前記プログラミング動作が前記メモリセル（２０６）をダイオードとして動作させる、プログラムすることが可能なＲＯＭアレイ。
【請求項９】
前記プログラミング動作の間に前記少なくとも１のワード線（２０２ｂ）に印加される
第１の電圧と前記少なくとも１のビット線（２０４ｃ）に印加される第２の電圧との間の差が、前記誘電体領域（２１６）を破壊する、請求項８に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項１０】
前記誘電体領域（２１６）がＯＮＯ積層体を含む、請求項８に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項１】
基板（２０８）に位置付けられた少なくとも１のビット線（２０４ｃ）と、
前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）と、
前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記メモリセル（２０６）は前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、プログラムすることが可能なＲＯＭアレイ。
【請求項２】
前記プログラム動作の間に前記少なくとも１のワード線（２０２ｂ）に印加される第１の電圧と前記少なくとも１のビット線（２０４ｃ）に印加される第２の電圧との間の差が、前記誘電体領域（２１６）を破壊させる、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項３】
前記プログラミング動作が、前記メモリセル（２０６）をダイオードとして動作させる、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項４】
前記少なくとも１のビット線（２０４ｃ）がＰ型半導体を含んでいる、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項５】
前記メモリセル（２０６）の抵抗が、前記メモリセル（２０６）が第１の論理状態または前記第２の論理状態を有しているかどうかを決定するために、読出動作において測定される、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項６】
前記誘電体領域（２１６）が単一層の誘電体材料を含んでおり、前記誘電体材料がシリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、シリコン窒化物、ジルコニウム酸化物、およびチタニウム酸化物からなる群から選択された、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項７】
前記誘電体領域（２１６）がＯＮＯ積層体を含む、請求項１に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項８】
基板（２０８）に位置付けられ、Ｐ型半導体を含む少なくとも１のビット線（２０４ｃ）と、
前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられ、Ｎ型半導体を含む少なくとも１のワード線（２０２ｂ）と、
前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させるものであって、前記プログラミング動作が前記メモリセル（２０６）をダイオードとして動作させる、プログラムすることが可能なＲＯＭアレイ。
【請求項９】
前記プログラミング動作の間に前記少なくとも１のワード線（２０２ｂ）に印加される
第１の電圧と前記少なくとも１のビット線（２０４ｃ）に印加される第２の電圧との間の差が、前記誘電体領域（２１６）を破壊する、請求項８に記載のプログラムすることが可能なＲＯＭアレイ。
【請求項１０】
前記誘電体領域（２１６）がＯＮＯ積層体を含む、請求項８に記載のプログラムすることが可能なＲＯＭアレイ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００８−５４１４９３（Ｐ２００８−５４１４９３Ａ）
【公表日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願番号】特願２００８−５１２６１５（Ｐ２００８−５１２６１５）
【出願日】平成１８年５月２５日（２００６．５．２５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２０６３４
【国際公開番号】ＷＯ２００６／１２８０７３
【国際公開日】平成１８年１１月３０日（２００６．１１．３０）
【出願人】（５０６４０８７９３）スパンジョン・リミテッド・ライアビリティ・カンパニー (37)
【氏名又は名称原語表記】ＳＰＡＮＳＩＯＮ ＬＬＣ
【Ｆターム（参考）】
【公表日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願日】平成１８年５月２５日（２００６．５．２５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２０６３４
【国際公開番号】ＷＯ２００６／１２８０７３
【国際公開日】平成１８年１１月３０日（２００６．１１．３０）
【出願人】（５０６４０８７９３）スパンジョン・リミテッド・ライアビリティ・カンパニー (37)
【氏名又は名称原語表記】ＳＰＡＮＳＩＯＮ ＬＬＣ
【Ｆターム（参考）】
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