アドレス遷移検出回路は、入力ノードと、出力ノードと、バンドギャップリファレンスと、バンドギャップリファレンスノードとから得られる電圧を有するＰ_ｂｉａｓ及びＮ_ｂｉａｓノードを備えている。カスケード接続された第１乃至第５インバータは、Ｐ_ｂｉａｓノード及びＮ_ｂｉａｓノードとそれぞれ接続されたゲートを有するｐチャネル及びｎチャネルＭＯＳトランジスタによって、それぞれ電源供給される。第１インバータの入力は、入力ノードに接続されている。第１及び第２キャパシタは、カスケード接続された第１及び第４インバータの出力からグランドにそれぞれ接続されている。ＮＡＮＤゲートは、入力ノードに接続された第１入力と、カスケード接続された第５インバータの出力に接続された第２入力と、出力ノードに接続された出力とを備えている。
（もっと読む）

フラッシュメモリアレイは、基準電流が流れる基準ビットラインを具備する。読み出し処理中、読み出しに選択されたビットラインは、電流−電圧変換器と結合する。前記の各電流−電圧変換器は、ビットラインを流れる入力電流を基に出力電圧を生成する。電流−電圧変換器の出力電圧は、基準電流−電圧変換器の出力から得られる基準電圧と比較される。基準電流−電圧変換器の入力は、基準ビットライン上の基準電流よって得られる。基準電流より大きな電流を流すセルはいずれも消去セルとしてみなされる。逆に、基準電流より小さい電流を流すセルはいずれも、プログラムセルとしてみなされる。
（もっと読む）

プログラマブルロジックアレイに用いるために適した不揮発性プログラマブルメモリセルは、第２導電型の揮発性ＭＯＳトランジスタ２４と直列に、第１導電型の不揮発性ＭＯＳトランジスタ２２を具備する。不揮発性ＭＯＳトランジスタ２２は、フラッシュトランジスタのようなフローティングゲートトランジスタであるか、又はフローティング電荷トラッピングＳＯＮＯＳ、ＭＯＮＯＳトランジスタ、若しくはナノ結晶トランジスタのような別のタイプの不揮発性トランジスタであってもよい。揮発性ＭＯＳトランジスタ、インバータ、又はバッファ２６は、そのゲート又は入力を、不揮発性ＭＯＳトランジスタ２２と揮発性ＭＯＳトランジスタ２４との間のコモン接続点に接続することによって駆動される。
（もっと読む）

2トランジスタ不揮発性メモリセルが半導体本体内で形成される。メモリトランジスタウェルが、その半導体本体内に配置される。スイッチトランジスタウェルが、その半導体本体内に配置され、メモリトランジスタウェルから電気的に分離される。離隔されたソース領域およびドレイン領域を含むメモリトランジスタが、メモリトランジスタウェル内で形成される。離隔されたソース領域およびドレイン領域を含むスイッチトランジスタが、スイッチトランジスタウェル領域内で形成される。フローティングゲートは、メモリトランジスタおよびスイッチトランジスタのソース領域およびドレイン領域から絶縁され、それらと自己整合する。制御ゲートは、フローティングゲートの上方に配置され、フローティングゲートに対して位置合わせされ、またメモリトランジスタおよびスイッチトランジスタのソース領域およびドレイン領域と位置合わせされる。
（もっと読む）

本システムは、論理モジュールと、論理モジュールと共に結合された配線資源を持った、放射線に耐性のあるプログラマブル論理素子を備える。構成データを提供する構成データラインは、論理モジュールと配線資源とを制御する。構成データラインに結合される誤り訂正回路は、単一事象の異常（ＳＥＵ）によって起こり得る構成データ内の誤りを分析して訂正する。本システムは、また、プログラマブル論理素子をプログラムするための構成データを持ったプログラマブル論理素子内の誤りを訂正する方法を備える。本方法は、構成データのバックグラウンド読み取り段階を備える。次に、構成データは、誤りに対して分析される。最後に構成データは、訂正されて、もし誤りが見付かれば、構成データは書き換えられる。
（もっと読む）

本発明に係るＥＳＤ保護回路がトリプル・ウェル・プロセスの内部ｐ−ウェルの中に形成され、さらに正電圧および負電圧の両方を印加され得る入出力パッドに接続されたｎ−チャンネルＭＯＳトランジスタのために開示されている。第１スイッチは、入出力パッドにおける電位が正であるとき、ｎ−チャンネルＭＯＳトランジスタを有するｐ−ウェルをグランドに接続する。第２スイッチは、入出力パッドにおける電位が負であるとき、ｎ−チャンネルＭＯＳトランジスタを有するｐ−ウェルを入出力パッドに接続する。第３スイッチは、前記ｎ−チャンネルＭＯＳトランジスタがターンオフされているとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートを前記ｐ−ウェルに接続する。第４スイッチは、前記ｎ−チャンネルＭＯＳトランジスタがターンオンされているとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートをＶｃｃに接続する。
（もっと読む）

不揮発性メモリ構成方式は、ＦＰＧＡファブリックと、ＦＰＧＡファブリック外部の複数の第１構成変更可能回路素子と、ＦＰＧＡファブリック外部の複数の第２構成変更可能回路素子とを具備するプログラマブル集積回路中の、揮発性メモリベースのプログラマブル回路のために開示される。複数の分散構成不揮発性メモリセルは、ＦＰＧＡ中に配置される。前記各分散構成不揮発性メモリセルは、複数の第１構成変更可能回路素子のうちの異なる１つと接続されている。不揮発性メモリアレイは、第２構成変更可能回路素子のための構成情報を格納する。複数のレジスタセルには、第２構成変更可能回路素子が配置され、かつ不揮発性メモリアレイと接続可能である。前記各レジスタセルは、複数の第２構成変更可能回路素子のうちの異なる１つと接続されている。
（もっと読む）

入力及び出力を有するインバータを具備する、温度補償された集積ＲＣ発振回路。ＲＣ網は、前記インバータと、比較器の対との間に接続されている。第１比較器は、第１基準電圧に接続された反転入力と、前記ＲＣ網に接続された非反転入力と、出力とを具備する。第２比較気は、前記ＲＣ網に接続された反転入力と、第２談笑電圧に接続された非反転入力と、出力とを具備する。セット・リセット・フリップフロップは、前記第１比較器の出力に接続されているセット入力と、前記第２比較器の出力に接続されているリセット入力と、前記インバータの入力に接続されている出力とを具備する。前記比較器の差動増幅器は、各々ミラー接続されたｐチャネルＭＯＳトランジスタを制御する、ダイオード接続されたｐチャネルＭＯＳトランジスタを具備し、前記ｐチャネルＭＯＳトランジスタのチャネル幅は、前記ダイオード接続されたｐチャネルカレントミラートランジスタの幅より狭い。
（もっと読む）

本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラム可能なノードに接続されると共に、第２のプログラム可能なノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
（もっと読む）

第１のセットの集積回路ダイであって、そのセットのそれぞれの構成要素が、種々の形状でかつ該ダイ上に配置された入／出力回路を有する第１のセットの集積回路ダイと、第２のセットの集積回路ダイであって、それぞれが、該ダイ上に配置された種々の論理機能回路を有する第２のセットの集積回路ダイと、を含むことを特徴とする集積回路システム。集積回路ダイの第１および第２のセットのそれぞれの構成要素は、該ダイ上に配置されかつ他のセットのそれぞれの構成要素の一連の対面ボンディングパッドと結合される、一連の対面ボンディングパッドを含む。
（もっと読む）