プログラマブルロジックアレイ用不揮発性プログラマブルメモリセル
プログラマブルロジックアレイに用いるために適した不揮発性プログラマブルメモリセルは、第２導電型の揮発性ＭＯＳトランジスタ２４と直列に、第１導電型の不揮発性ＭＯＳトランジスタ２２を具備する。不揮発性ＭＯＳトランジスタ２２は、フラッシュトランジスタのようなフローティングゲートトランジスタであるか、又はフローティング電荷トラッピングＳＯＮＯＳ、ＭＯＮＯＳトランジスタ、若しくはナノ結晶トランジスタのような別のタイプの不揮発性トランジスタであってもよい。揮発性ＭＯＳトランジスタ、インバータ、又はバッファ２６は、そのゲート又は入力を、不揮発性ＭＯＳトランジスタ２２と揮発性ＭＯＳトランジスタ２４との間のコモン接続点に接続することによって駆動される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルロジックデバイスをベースにした不揮発性メモリに関する。特に、本発明は、ＦＰＧＡ（field-programmable-gate-array）デバイスのような、プログラマブルロジックデバイスをベースとした不揮発性メモリに用いるためのメモリセルに関する。
【背景技術】
【０００２】
ＦＰＧＡのようなプログラマブルロジックデバイスに用いるために、数多くの不揮発性メモリセルが提案されている。限定的な例として、特許文献１は、Ｐ型及びＮ型の不揮発性ＭＯＳトランジスタが直列に接続されるとともに異なる制御ゲート接続配置を有する場合の実施形態を開示している。特許文献２は、コモンフローティングゲート及びコモン制御ゲートを共有するＰ型及びＮ型の不揮発性ＭＯＳトランジスタを開示している。特許文献３は、直列に接続されたＰ型及びＮ型の不揮発性ＭＯＳトランジスタのいくつかの異なる変形例を開示している。その一部は、コモンフローティングゲートを共有する。特許文献４は、直列に接続されたＰ型及びＮ型の揮発性及び不揮発性ＭＯＳトランジスタのいくつかの異なる変形例を開示している。その一部は、コモンフローティングゲートを共有する。特許文献５は、コモンフローティングゲート及びコモン制御ゲートを共有するＰ型及びＮ型の不揮発性ＭＯＳトランジスタを開示している。
【特許文献１】米国特許第６１４４５８０号明細書
【特許文献２】米国特許第６３５６４７８号明細書
【特許文献３】米国特許第５７４０１０６号明細書
【特許文献４】米国特許第５８４７９９３号明細書
【特許文献５】米国特許第５６４０３４４号明細書
【発明の開示】
【課題を解決するための手段】
【０００３】
プログラマブルロジックアレイに用いるために適した不揮発性プログラマブルメモリセルは、揮発性ＭＯＳトランジスタと直列に、不揮発性ＭＯＳトランジスタを具備する。不揮発性ＭＯＳトランジスタは、フラッシュトランジスタのようなフローティングゲートトランジスタであるか、又はフローティング電荷トラッピングＳＯＮＯＳ、ＭＯＮＯＳトランジスタ、若しくはナノ結晶トランジスタのような別のタイプの不揮発性トランジスタであってもよい。揮発性ＭＯＳトランジスタ、インバータ、又はバッファは、そのゲート又は入力を不揮発性ＭＯＳトランジスタと揮発性ＭＯＳトランジスタとの間のコモン接続点に接続することによって駆動される。
【０００４】
発明の一態様によれば、不揮発性Ｎ型ＭＯＳプルダウントランジスタは、Ｐ型ＭＯＳプルアップトランジスタと直列に配置される。Ｎ型ＭＯＳトランジスタは、そのゲートが不揮発性Ｎ型ＭＯＳプルダウントランジスタとＰ型ＭＯＳプルアップトランジスタとの間のコモン接続点に接続される。この構成の変形例において、インバータ又はバッファは、その入力が不揮発性Ｎ型ＭＯＳプルダウントランジスタとＰ型ＭＯＳプルアップトランジスタとの間のコモン接続点に接続される。
【０００５】
発明の別の態様によれば、不揮発性Ｐ型ＭＯＳプルアップトランジスタは、Ｎ型ＭＯＳプルダウントランジスタと直列に配置される。Ｎ型ＭＯＳトランジスタは、そのゲートが不揮発性Ｐ型ＭＯＳプルアップトランジスタとＮ型ＭＯＳプルダウントランジスタとの間のコモン接続点に接続される。この構成の変形例において、インバータ又はバッファは、その入力が不揮発性Ｐ型ＭＯＳプルアップトランジスタとＮ型ＭＯＳプルダウントランジスタとの間のコモン接続点に接続される。
【発明を実施するための最良の形態】
【０００６】
本発明の以下の記載が例示に過ぎず、かついかなる限定も行わないことを当業者は理解する。発明の他の実施形態は、上記の当業者によって容易に提案される。
【０００７】
最初に、図１Ａから図１Ｄを参照すると、概略図は、不揮発性ＭＯＳプルダウントランジスタが揮発性プルアップトランジスタとともに用いられる、本発明による不揮発性メモリセルのいくつかの変形例を示している。不揮発性デバイスと揮発性デバイスとの組み合わせは、スイッチを駆動するために使用される。
【０００８】
まず、図１Ａには、メモリセル１０が示されている。参照数字１２は、不揮発性プルダウンデバイスを表し、参照数字１４は、揮発性プルアップデバイスを表す。参照数字１６は、デバイス１２，１４によって制御されるスイッチを表す。スイッチは、回路網を制御するため又は相互接続を選択的になすために使用される。ここで想定するスイッチ１６は、単独のトランジスタ、インバータ、バッファ（直列接続の２つのインバータ）、又はその他のデバイスであってもよい。スイッチ１６は、マルチプレクサの入力にさえもなれる。
【０００９】
次に図１Ｂを参照すると、メモリセル２０が示されている。Ｎ型フローティングゲートＭＯＳトランジスタ２２は、そのソースが接地されるとともに、そのドレインがＰ型ＭＯＳプルアップトランジスタ２４のドレインに接続される。Ｐ型プルアップトランジスタ２４のソースは、供給電位ＶＣＣに接続される。トランジスタ２２，２４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ２６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ２６のソース及びドレインは、マルチプレクサ、ＬＵＴ等のようなルーティングライン又は論理回路に接続されて、明細書中に開示されるようにプログラマブル機能を提供する。
【００１０】
Ｎ型フローティングゲートＭＯＳトランジスタ２２は、当技術分野では周知のように、ＥＥＰＲＯＭトランジスタ又はフラッシュトランジスタのようなフローティングゲートトランジスタであってもよい。そのゲートは、メモリセル２０の書き込み及び消去のために適切な電圧を供給するとともに、通常の回路動作中にメモリセル２０を使用する回路に接続される。これらの動作に使用される特定の電位は、用いられたトランジスタ技術タイプ及びプロセス配置の関数として変化する。
【００１１】
次に図１Ｃを参照すると、本発明のプログラマブルセルの別の実施形態がメモリセル３０として示されている。Ｎ型フローティング電荷トラップＭＯＳトランジスタ３２は、そのソースが接地されるとともに、そのドレインがＰ型ＭＯＳプルアップトランジスタ３４のドレインに接続される。Ｐ型プルアップトランジスタ３４のソースは、供給電位ＶＣＣに接続される。トランジスタ３２，３４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ３６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ３６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００１２】
Ｎ型フローティング電荷トラップＭＯＳトランジスタ３２は、ＭＮＯＳ、ＳＯＮＯＳ、及びその他の電荷トラッピング構造体を用いて製造されてもよい。そのゲート、ソース、及びドレインは、回路に接続されて、メモリセル３０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル３０を使用するために適切な電圧を供給する。これらの動作に用いられる特定の電位は、用いられたトランジスタ技術タイプ及びプロセス配置の関数として変化する。例として、高電圧Ｐ型ＭＯＳプルアップトランジスタ３４が用いられる場合、セルの書き込み、消去、及び通常動作のために、以下に記載の電位が印加される。
【００１３】
【表１】
【００１４】
個別の電荷トラッピングデバイスは、フローティングゲートデバイスに比べてトンネルオキサイド欠陥に弱く、それらの利用法は、この特性のために好ましい。
【００１５】
次に図１Ｄを参照すると、本発明のプログラマブルセルの別の実施形態がメモリセル４０として示されている。Ｎ型ナノ結晶ＭＯＳトランジスタ４２は、そのソースが接地され、かつそのドレインがＰ型ＭＯＳプルアップトランジスタ４４のドレインに接続される。Ｐ型プルアップトランジスタ４４のソースは、供給電位ＶＣＣに接続される。トランジスタ４２，４４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ４６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ４６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００１６】
Ｎ型ナノ結晶ＭＯＳトランジスタ４２は、既知の電荷トラッピングナノ結晶処理技術を用いて製造されてもよい。そのゲートは、回路に接続されて、メモリセル４０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル４０を使用するために適切な電圧を供給する。それらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。
【００１７】
図１Ａから図１Ｄに示されたセルの全てにおいて、揮発性Ｐ型ＭＯＳトランジスタは、Ｐ型及びＮ型トランジスタのコモンドレイン接続点を充電し、そして、不揮発性トランジスタがプログラムされたかどうかに応じて、スイッチングトランジスタのゲートを０Ｖ又は約ＶＣＣのどちらかに充電する。不揮発性トランジスタがターンオンした場合、電流フローを制限するために、Ｐ型トランジスタにしきい値以下の状態へバイアスをかけることが望ましい。
【００１８】
本発明のさまざまな実施形態に用いられるデバイスは、メモリセルの書き込み及び消去中に遭遇するであろう電位に耐えることができなければならないということを、当業者は認識する。用いられた電位は、当然ながら、デバイス配置のみならず用いられた不揮発性技術タイプにも依存する。
【００１９】
次に図２Ａから図２Ｄを参照すると、概略図は、不揮発性ＭＯＳプルアップトランジスタが揮発性プルダウントランジスタと接続して用いられる、本発明によるいくつかの不揮発性メモリセルを示す。不揮発性デバイスと揮発性デバイスとの組み合わせは、スイッチを駆動するために使用される。
【００２０】
次に図２Ａを参照すると、メモリセル５０が示されている。参照数字５２は、不揮発性プルアップデバイスを表し、参照数字５４は、揮発性プルダウンデバイスを表す。参照数字５６は、デバイス５２，５４によって制御されるスイッチを表す。スイッチは、回路網を制御するために、又は選択的に相互接続をなすために用いられる。ここで想定するスイッチ５６は、単独のトランジスタ、インバータ、バッファ（直列接続の２つのインバータ）、又はその他のデバイスであってもよい。スイッチ５６は、マルチプレクサの入力にさえもなれる。
【００２１】
次に図２Ｂを参照すると、メモリセル６０が示されている。通常動作において、Ｐ型フローティングゲートＭＯＳトランジスタ６２は、そのソースがＶＣＣに接続され、そのドレインがＮ型ＭＯＳプルダウントランジスタ６４のドレインに接続される。Ｎ型プルダウントランジスタ６４のソースは、通常動作状態で接地された供給電位に接続される。トランジスタ６２，６４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ６６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ６６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００２２】
Ｐ型フローティングゲートＭＯＳトランジスタ６２は、当技術分野では周知のように、ＥＥＰＲＯＭトランジスタ又はフラッシュトランジスタであってもよい。そのゲートは、回路に接続されて、メモリセル６０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル６０を用いるために適切な電圧を供給する。これらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。
【００２３】
次に図２Ｃを参照すると、メモリセル７０が示されている。Ｐ型フローティング電荷トラップＭＯＳトランジスタ７２は、そのソースがＶＣＣに接続され、かつそのドレインがＮ型ＭＯＳプルダウントランジスタ７４のドレインに接続される。Ｎ型プルダウントランジスタ７４のソースは、接地された供給電位に接続される。トランジスタ７２，７４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ７６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ７６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００２４】
Ｐ型フローティング電荷トラップＭＯＳトランジスタ７２は、ＭＮＯＳ、ＳＯＮＯＳ、及びその他の電荷トラッピング構成物を用いて製造されてもよい。そのゲートは、回路に接続されて、メモリセル７０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル７０を用いるために最適な電圧を供給する。これらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。例として、高電圧Ｎ型ＭＯＳプルダウントランジスタ７４が用いられる場合、以下に示す電位がかかる。
【００２５】
【表２】
【００２６】
個別の電荷トラッピングデバイスは、フローティングゲートデバイスに比べてトンネルオキサイド欠陥に弱く、それらの利用法は、この特性のために好ましい。
【００２７】
次に図２Ｄを参照すると、メモリセル８０が示されている。Ｐ型ナノ結晶ＭＯＳトランジスタ８２は、そのソースがＶＣＣに接続され、かつそのドレインがＮ型ＭＯＳプルダウントランジスタ８４のドレインに接続される。Ｎ型プルダウントランジスタ８４のソースは、接地された供給電位に接続される。トランジスタ８２，８４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ８６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ８６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００２８】
Ｐ型ナノ結晶ＭＯＳトランジスタ８２は、既知のナノ結晶処理技術を用いて製造されてもよい。そのゲートは、回路に接続されて、メモリセル８０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル８０を使用するために適切な電圧を供給する。それらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。
【００２９】
図２Ａから図２Ｄに示されたセルの全てにおいて、揮発性Ｎ型ＭＯＳトランジスタは、Ｐ型及びＮ型トランジスタのコモンドレイン接続点を充電し、そして、不揮発性トランジスタが書き込まれたかどうかに応じて、スイッチングトランジスタのゲートを接地する。
【００３０】
図１Ａから図１Ｄの実施形態と同様に、図２Ａから図２Ｄに示された本発明のさまざまな実施形態に用いられるデバイスは、メモリセルの書き込み及び消去中に遭遇するであろう電位に耐えることができなければならないということを、当業者は認識する。用いられた電位は、当然ながら、デバイス配置のみならず用いられた不揮発性技術タイプにも依存する。
【００３１】
特に、図１Ａから図１Ｄと図２Ａから図２Ｄとに示された実施形態の全てにおいて、Ｎ型ＭＯＳスイッチトランジスタのゲートは、Ｎ型ＭＯＳメモリトランジスタ（図１Ａから図１Ｄの参照数字１２，２２，３２，４２によって識別される）、又はＰ型ＭＯＳメモリトランジスタ（それぞれ、図２Ａから図２Ｄの参照数字５２，６２，７２，８２）のどちらか一方のドレインに接続される。図示された実施形態のそれぞれにおけるＮ型ＭＯＳスイッチトランジスタのゲートオキサイドは、書き込み及び消去動作中に場合により遭遇するであろう最高電位に耐えることができるように設計されねばならない。
【００３２】
いくつかの実施形態において、不揮発性メモリトランジスタは、電流密度依存書き込みメカニズムであるホットキャリア注入プログラミングを用いてプログラムされる。例えば、ナノ結晶デバイスは、デバイス幅０．１８ミクロン毎に１００マイクロアンペアを必要とする。大きい書き込み電流は、大きい揮発性プルアップ（又はプルダウン）デバイスを必要とする。メモリセルサイズ縮小のために、セルは、ますます制限されたＩＰＰを有する。これは、書き込みにＨＣＩ（Hot Carrier electron Injection）を使用するセルの問題となり始める。
【００３３】
次に図３を参照すると、本発明で用いられる不揮発性トランジスタのための配置図の一部分の上面図が示されている。本発明では、ホットキャリア注入プログラミングを用いてプログラムされるメモリセルの書き込み電流を増大させるための技術を使用する。要求される電流密度を維持しつつ、本発明のプログラマブルセル用不揮発性プルアップデバイスのサイズを縮小するために、不揮発性デバイスのチャネル幅は、関連する領域を減少させる。本発明のこの形態によれば、アクティブチャネル領域は、ナノ結晶チャネルにおいて、不揮発性コンタクトから、より狭い幅へ狭められるか、又は「ドッグボーン（dogbone）」形となる。故に、図３に示されたように、拡散領域９０は、コンタクト９２，９４間に配設される。ゲート９８下部に配設されたチャネル領域９６は、書き込み中に、より大きい電流密度を許可するために、狭められるか、又は「ドッグボーン」形となる。約０．２ミクロンの公称チャネル幅を具備する典型的なナノ結晶トランジスタにおいて、その幅は、本発明の目的のために満足すべき電流密度増大を達成するため、約０．１２ミクロンに狭められることが可能である。
【００３４】
図４は、ホットキャリア注入プログラミングを用いてプログラムされるメモリセルの書き込み電流を増大するために別の技術を用いた発明によるプログラマブルセルを図示した概略図である。図４に示されたように、ナノ結晶Ｎ型ＭＯＳメモリセルトランジスタ１００は、Ｐ型ＭＯＳプルアップトランジスタ１０２と直列に接続される。図４は、本発明に従ってナノ結晶Ｎ型ＭＯＳメモリセルトランジスタ１００の書き込みの間に用いられるバイアス電圧状態を例示する。
【００３５】
Ｐ型ＭＯＳプルアップトランジスタ１０２のドレインをそれが形成されるＮウェルへ結びつけることにより、ＩＰＰの値は、そのチャネルを通過する電流を越えて、さらに増大可能である。これは、ＨＣＩ書き込み時間に役立つとともに、より高いＩＰＰを受け入れるために、Ｐ型ＭＯＳプルアップトランジスタ１０２に対するバイアス増大、又はそのサイズ増大の負荷を低減する。
【００３６】
明細書中に開示されたメモリセルにおいて、放射粒子がＮ型ＭＯＳスイッチトランジスタのゲートを含むノードに衝突する場合、ノードは、ＶＣＣから、接地へと、又は（普通は接地されている）デバイスを含む基板若しくはＰウェルのバイアスへと放電される。これは、スイッチ（群）をオフに切り替えさせる。Ｐ型プルアップトランジスタが、ＦＰＧＡが正しく機能しない時間中に、動作電圧へ戻るようにこのノードを充電するためには、約１〜１０マイクロ秒かかる。
【００３７】
図５は、この問題を回避する本発明によるメモリセルの放射耐性変形例を図示した概略図である。図１Ａから図１Ｄを参照して開示されたメモリセルなどで、図５の放射耐性メモリセル１１０は、揮発性プルアップトランジスタ１１４と直列に不揮発性メモリトランジスタ１１２を具備する。２つのトランジスタのコモンドレインノード１１６は、抵抗器１２４を介して、３つのＮ型ＭＯＳスイッチングトランジスタ１１８，１２０，１２２のゲートを駆動することが見て取れる。
【００３８】
コモンドレインノード１１６とノード１１６に接続された第１スイッチ１１８のゲートとの間に、適切な値の抵抗器１２４を追加することにより、回路のＲＣ時間定数は、（例えば、放射又は荷電粒子からのエネルギーによる）破壊に続いて、揮発性Ｐ型トランジスタがノード１１６を再充電するために掛かる時間（セルのリカバリ時間）より長くなるように修正される。例えば、リカバリ時間が１マイクロ秒であり、かつゲート静電容量が１×１０−１４ファラドであるならば、抵抗は、１００メガオーム（Ｒ＝Ｔ／Ｃ＝１０−６／１０−１４＝１０８）より大きくなることが必要とされる。当技術分野では周知のように、このタイプの抵抗器は、多結晶シリコンが塗られずに、又は非常に薄く塗られて構成される。
【００３９】
図５に示された解決策が、Ｐ型不揮発性ＭＯＳメモリトランジスタ及びＮ型プルダウントランジスタを用いる図２Ａから図２Ｄに示されたメモリセルと同様の十分な働きをするということを、当業者は理解する。
【００４０】
この発明の実施形態及び応用例が提示及び記載されたが、明細書中の発明の思想から逸脱することなく、上記よりさらに多くの修正を加えることが可能であることは、当業者には明白である。従って、発明は、添付された特許請求の範囲の精神以外では限定されることはない。
【図面の簡単な説明】
【００４１】
【図１Ａ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図１Ｂ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図１Ｃ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図１Ｄ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ａ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ｂ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ｃ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ｄ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図３】ホットキャリア注入プログラミングを用いてプログラムされたメモリセル中の書き込み電流を増大させるための一手法を図示する配置図の一部上面図である。
【図４】ホットキャリア注入プログラミングを用いてプログラムされたメモリセル中の書き込み電流を増大させるための別の手法を図示する概略図である。
【図５】本発明による放射耐性版メモリセルを図示する概略図である。
【符号の説明】
【００４２】
１０，２０，３０，４０，５０，６０，７０，８０ メモリセル
１２ 不揮発性プルダウンデバイス
１４ 揮発性プルアップデバイス
１６，５６ スイッチ
２２ Ｎ型フローティングゲートＭＯＳトランジスタ
２４，３４，４４ Ｐ型ＭＯＳプルアップトランジスタ
２６，３６，４６，６６，７６，８６ Ｎ型ＭＯＳスイッチトランジスタ
３２ Ｎ型フローティング電荷トラップＭＯＳトランジスタ
４２ Ｎ型ナノ結晶ＭＯＳトランジスタ
５２ 不揮発性プルアップデバイス
５４ 揮発性プルダウンデバイス
６２ Ｐ型フローティングゲートＭＯＳトランジスタ
６４，７４，８４ Ｎ型ＭＯＳプルダウントランジスタ
７２ Ｐ型フローティング電荷トラップＭＯＳトランジスタ
８２ Ｐ型ナノ結晶ＭＯＳトランジスタ
９０ 拡散領域
９２，９４ コンタクト
９６ チャネル領域
９８ ゲート
１００ ナノ結晶Ｎ型ＭＯＳメモリセルトランジスタ
１０２ Ｐ型ＭＯＳプルアップトランジスタ
１１０ 放射耐性メモリセル
１１２ 不揮発性メモリトランジスタ
１１４ 揮発性プルアップトランジスタ
１１６ コモンドレインノード
１１８，１２０，１２２ Ｎ型ＭＯＳスイッチングトランジスタ
１２４ 抵抗器
【技術分野】
【０００１】
本発明は、プログラマブルロジックデバイスをベースにした不揮発性メモリに関する。特に、本発明は、ＦＰＧＡ（field-programmable-gate-array）デバイスのような、プログラマブルロジックデバイスをベースとした不揮発性メモリに用いるためのメモリセルに関する。
【背景技術】
【０００２】
ＦＰＧＡのようなプログラマブルロジックデバイスに用いるために、数多くの不揮発性メモリセルが提案されている。限定的な例として、特許文献１は、Ｐ型及びＮ型の不揮発性ＭＯＳトランジスタが直列に接続されるとともに異なる制御ゲート接続配置を有する場合の実施形態を開示している。特許文献２は、コモンフローティングゲート及びコモン制御ゲートを共有するＰ型及びＮ型の不揮発性ＭＯＳトランジスタを開示している。特許文献３は、直列に接続されたＰ型及びＮ型の不揮発性ＭＯＳトランジスタのいくつかの異なる変形例を開示している。その一部は、コモンフローティングゲートを共有する。特許文献４は、直列に接続されたＰ型及びＮ型の揮発性及び不揮発性ＭＯＳトランジスタのいくつかの異なる変形例を開示している。その一部は、コモンフローティングゲートを共有する。特許文献５は、コモンフローティングゲート及びコモン制御ゲートを共有するＰ型及びＮ型の不揮発性ＭＯＳトランジスタを開示している。
【特許文献１】米国特許第６１４４５８０号明細書
【特許文献２】米国特許第６３５６４７８号明細書
【特許文献３】米国特許第５７４０１０６号明細書
【特許文献４】米国特許第５８４７９９３号明細書
【特許文献５】米国特許第５６４０３４４号明細書
【発明の開示】
【課題を解決するための手段】
【０００３】
プログラマブルロジックアレイに用いるために適した不揮発性プログラマブルメモリセルは、揮発性ＭＯＳトランジスタと直列に、不揮発性ＭＯＳトランジスタを具備する。不揮発性ＭＯＳトランジスタは、フラッシュトランジスタのようなフローティングゲートトランジスタであるか、又はフローティング電荷トラッピングＳＯＮＯＳ、ＭＯＮＯＳトランジスタ、若しくはナノ結晶トランジスタのような別のタイプの不揮発性トランジスタであってもよい。揮発性ＭＯＳトランジスタ、インバータ、又はバッファは、そのゲート又は入力を不揮発性ＭＯＳトランジスタと揮発性ＭＯＳトランジスタとの間のコモン接続点に接続することによって駆動される。
【０００４】
発明の一態様によれば、不揮発性Ｎ型ＭＯＳプルダウントランジスタは、Ｐ型ＭＯＳプルアップトランジスタと直列に配置される。Ｎ型ＭＯＳトランジスタは、そのゲートが不揮発性Ｎ型ＭＯＳプルダウントランジスタとＰ型ＭＯＳプルアップトランジスタとの間のコモン接続点に接続される。この構成の変形例において、インバータ又はバッファは、その入力が不揮発性Ｎ型ＭＯＳプルダウントランジスタとＰ型ＭＯＳプルアップトランジスタとの間のコモン接続点に接続される。
【０００５】
発明の別の態様によれば、不揮発性Ｐ型ＭＯＳプルアップトランジスタは、Ｎ型ＭＯＳプルダウントランジスタと直列に配置される。Ｎ型ＭＯＳトランジスタは、そのゲートが不揮発性Ｐ型ＭＯＳプルアップトランジスタとＮ型ＭＯＳプルダウントランジスタとの間のコモン接続点に接続される。この構成の変形例において、インバータ又はバッファは、その入力が不揮発性Ｐ型ＭＯＳプルアップトランジスタとＮ型ＭＯＳプルダウントランジスタとの間のコモン接続点に接続される。
【発明を実施するための最良の形態】
【０００６】
本発明の以下の記載が例示に過ぎず、かついかなる限定も行わないことを当業者は理解する。発明の他の実施形態は、上記の当業者によって容易に提案される。
【０００７】
最初に、図１Ａから図１Ｄを参照すると、概略図は、不揮発性ＭＯＳプルダウントランジスタが揮発性プルアップトランジスタとともに用いられる、本発明による不揮発性メモリセルのいくつかの変形例を示している。不揮発性デバイスと揮発性デバイスとの組み合わせは、スイッチを駆動するために使用される。
【０００８】
まず、図１Ａには、メモリセル１０が示されている。参照数字１２は、不揮発性プルダウンデバイスを表し、参照数字１４は、揮発性プルアップデバイスを表す。参照数字１６は、デバイス１２，１４によって制御されるスイッチを表す。スイッチは、回路網を制御するため又は相互接続を選択的になすために使用される。ここで想定するスイッチ１６は、単独のトランジスタ、インバータ、バッファ（直列接続の２つのインバータ）、又はその他のデバイスであってもよい。スイッチ１６は、マルチプレクサの入力にさえもなれる。
【０００９】
次に図１Ｂを参照すると、メモリセル２０が示されている。Ｎ型フローティングゲートＭＯＳトランジスタ２２は、そのソースが接地されるとともに、そのドレインがＰ型ＭＯＳプルアップトランジスタ２４のドレインに接続される。Ｐ型プルアップトランジスタ２４のソースは、供給電位ＶＣＣに接続される。トランジスタ２２，２４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ２６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ２６のソース及びドレインは、マルチプレクサ、ＬＵＴ等のようなルーティングライン又は論理回路に接続されて、明細書中に開示されるようにプログラマブル機能を提供する。
【００１０】
Ｎ型フローティングゲートＭＯＳトランジスタ２２は、当技術分野では周知のように、ＥＥＰＲＯＭトランジスタ又はフラッシュトランジスタのようなフローティングゲートトランジスタであってもよい。そのゲートは、メモリセル２０の書き込み及び消去のために適切な電圧を供給するとともに、通常の回路動作中にメモリセル２０を使用する回路に接続される。これらの動作に使用される特定の電位は、用いられたトランジスタ技術タイプ及びプロセス配置の関数として変化する。
【００１１】
次に図１Ｃを参照すると、本発明のプログラマブルセルの別の実施形態がメモリセル３０として示されている。Ｎ型フローティング電荷トラップＭＯＳトランジスタ３２は、そのソースが接地されるとともに、そのドレインがＰ型ＭＯＳプルアップトランジスタ３４のドレインに接続される。Ｐ型プルアップトランジスタ３４のソースは、供給電位ＶＣＣに接続される。トランジスタ３２，３４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ３６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ３６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００１２】
Ｎ型フローティング電荷トラップＭＯＳトランジスタ３２は、ＭＮＯＳ、ＳＯＮＯＳ、及びその他の電荷トラッピング構造体を用いて製造されてもよい。そのゲート、ソース、及びドレインは、回路に接続されて、メモリセル３０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル３０を使用するために適切な電圧を供給する。これらの動作に用いられる特定の電位は、用いられたトランジスタ技術タイプ及びプロセス配置の関数として変化する。例として、高電圧Ｐ型ＭＯＳプルアップトランジスタ３４が用いられる場合、セルの書き込み、消去、及び通常動作のために、以下に記載の電位が印加される。
【００１３】
【表１】
【００１４】
個別の電荷トラッピングデバイスは、フローティングゲートデバイスに比べてトンネルオキサイド欠陥に弱く、それらの利用法は、この特性のために好ましい。
【００１５】
次に図１Ｄを参照すると、本発明のプログラマブルセルの別の実施形態がメモリセル４０として示されている。Ｎ型ナノ結晶ＭＯＳトランジスタ４２は、そのソースが接地され、かつそのドレインがＰ型ＭＯＳプルアップトランジスタ４４のドレインに接続される。Ｐ型プルアップトランジスタ４４のソースは、供給電位ＶＣＣに接続される。トランジスタ４２，４４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ４６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ４６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００１６】
Ｎ型ナノ結晶ＭＯＳトランジスタ４２は、既知の電荷トラッピングナノ結晶処理技術を用いて製造されてもよい。そのゲートは、回路に接続されて、メモリセル４０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル４０を使用するために適切な電圧を供給する。それらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。
【００１７】
図１Ａから図１Ｄに示されたセルの全てにおいて、揮発性Ｐ型ＭＯＳトランジスタは、Ｐ型及びＮ型トランジスタのコモンドレイン接続点を充電し、そして、不揮発性トランジスタがプログラムされたかどうかに応じて、スイッチングトランジスタのゲートを０Ｖ又は約ＶＣＣのどちらかに充電する。不揮発性トランジスタがターンオンした場合、電流フローを制限するために、Ｐ型トランジスタにしきい値以下の状態へバイアスをかけることが望ましい。
【００１８】
本発明のさまざまな実施形態に用いられるデバイスは、メモリセルの書き込み及び消去中に遭遇するであろう電位に耐えることができなければならないということを、当業者は認識する。用いられた電位は、当然ながら、デバイス配置のみならず用いられた不揮発性技術タイプにも依存する。
【００１９】
次に図２Ａから図２Ｄを参照すると、概略図は、不揮発性ＭＯＳプルアップトランジスタが揮発性プルダウントランジスタと接続して用いられる、本発明によるいくつかの不揮発性メモリセルを示す。不揮発性デバイスと揮発性デバイスとの組み合わせは、スイッチを駆動するために使用される。
【００２０】
次に図２Ａを参照すると、メモリセル５０が示されている。参照数字５２は、不揮発性プルアップデバイスを表し、参照数字５４は、揮発性プルダウンデバイスを表す。参照数字５６は、デバイス５２，５４によって制御されるスイッチを表す。スイッチは、回路網を制御するために、又は選択的に相互接続をなすために用いられる。ここで想定するスイッチ５６は、単独のトランジスタ、インバータ、バッファ（直列接続の２つのインバータ）、又はその他のデバイスであってもよい。スイッチ５６は、マルチプレクサの入力にさえもなれる。
【００２１】
次に図２Ｂを参照すると、メモリセル６０が示されている。通常動作において、Ｐ型フローティングゲートＭＯＳトランジスタ６２は、そのソースがＶＣＣに接続され、そのドレインがＮ型ＭＯＳプルダウントランジスタ６４のドレインに接続される。Ｎ型プルダウントランジスタ６４のソースは、通常動作状態で接地された供給電位に接続される。トランジスタ６２，６４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ６６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ６６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００２２】
Ｐ型フローティングゲートＭＯＳトランジスタ６２は、当技術分野では周知のように、ＥＥＰＲＯＭトランジスタ又はフラッシュトランジスタであってもよい。そのゲートは、回路に接続されて、メモリセル６０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル６０を用いるために適切な電圧を供給する。これらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。
【００２３】
次に図２Ｃを参照すると、メモリセル７０が示されている。Ｐ型フローティング電荷トラップＭＯＳトランジスタ７２は、そのソースがＶＣＣに接続され、かつそのドレインがＮ型ＭＯＳプルダウントランジスタ７４のドレインに接続される。Ｎ型プルダウントランジスタ７４のソースは、接地された供給電位に接続される。トランジスタ７２，７４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ７６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ７６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００２４】
Ｐ型フローティング電荷トラップＭＯＳトランジスタ７２は、ＭＮＯＳ、ＳＯＮＯＳ、及びその他の電荷トラッピング構成物を用いて製造されてもよい。そのゲートは、回路に接続されて、メモリセル７０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル７０を用いるために最適な電圧を供給する。これらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。例として、高電圧Ｎ型ＭＯＳプルダウントランジスタ７４が用いられる場合、以下に示す電位がかかる。
【００２５】
【表２】
【００２６】
個別の電荷トラッピングデバイスは、フローティングゲートデバイスに比べてトンネルオキサイド欠陥に弱く、それらの利用法は、この特性のために好ましい。
【００２７】
次に図２Ｄを参照すると、メモリセル８０が示されている。Ｐ型ナノ結晶ＭＯＳトランジスタ８２は、そのソースがＶＣＣに接続され、かつそのドレインがＮ型ＭＯＳプルダウントランジスタ８４のドレインに接続される。Ｎ型プルダウントランジスタ８４のソースは、接地された供給電位に接続される。トランジスタ８２，８４のコモンドレイン接続点は、Ｎ型スイッチトランジスタ８６のゲートに接続される。Ｎ型ＭＯＳスイッチトランジスタ８６のソース及びドレインは、明細書中に開示されるようにプログラマブル機能を提供するために接続される。
【００２８】
Ｐ型ナノ結晶ＭＯＳトランジスタ８２は、既知のナノ結晶処理技術を用いて製造されてもよい。そのゲートは、回路に接続されて、メモリセル８０の書き込み及び消去のために、かつ通常の回路動作中にメモリセル８０を使用するために適切な電圧を供給する。それらの動作に用いられる特定の電位は、用いられた技術及びプロセス配置の関数として変化する。
【００２９】
図２Ａから図２Ｄに示されたセルの全てにおいて、揮発性Ｎ型ＭＯＳトランジスタは、Ｐ型及びＮ型トランジスタのコモンドレイン接続点を充電し、そして、不揮発性トランジスタが書き込まれたかどうかに応じて、スイッチングトランジスタのゲートを接地する。
【００３０】
図１Ａから図１Ｄの実施形態と同様に、図２Ａから図２Ｄに示された本発明のさまざまな実施形態に用いられるデバイスは、メモリセルの書き込み及び消去中に遭遇するであろう電位に耐えることができなければならないということを、当業者は認識する。用いられた電位は、当然ながら、デバイス配置のみならず用いられた不揮発性技術タイプにも依存する。
【００３１】
特に、図１Ａから図１Ｄと図２Ａから図２Ｄとに示された実施形態の全てにおいて、Ｎ型ＭＯＳスイッチトランジスタのゲートは、Ｎ型ＭＯＳメモリトランジスタ（図１Ａから図１Ｄの参照数字１２，２２，３２，４２によって識別される）、又はＰ型ＭＯＳメモリトランジスタ（それぞれ、図２Ａから図２Ｄの参照数字５２，６２，７２，８２）のどちらか一方のドレインに接続される。図示された実施形態のそれぞれにおけるＮ型ＭＯＳスイッチトランジスタのゲートオキサイドは、書き込み及び消去動作中に場合により遭遇するであろう最高電位に耐えることができるように設計されねばならない。
【００３２】
いくつかの実施形態において、不揮発性メモリトランジスタは、電流密度依存書き込みメカニズムであるホットキャリア注入プログラミングを用いてプログラムされる。例えば、ナノ結晶デバイスは、デバイス幅０．１８ミクロン毎に１００マイクロアンペアを必要とする。大きい書き込み電流は、大きい揮発性プルアップ（又はプルダウン）デバイスを必要とする。メモリセルサイズ縮小のために、セルは、ますます制限されたＩＰＰを有する。これは、書き込みにＨＣＩ（Hot Carrier electron Injection）を使用するセルの問題となり始める。
【００３３】
次に図３を参照すると、本発明で用いられる不揮発性トランジスタのための配置図の一部分の上面図が示されている。本発明では、ホットキャリア注入プログラミングを用いてプログラムされるメモリセルの書き込み電流を増大させるための技術を使用する。要求される電流密度を維持しつつ、本発明のプログラマブルセル用不揮発性プルアップデバイスのサイズを縮小するために、不揮発性デバイスのチャネル幅は、関連する領域を減少させる。本発明のこの形態によれば、アクティブチャネル領域は、ナノ結晶チャネルにおいて、不揮発性コンタクトから、より狭い幅へ狭められるか、又は「ドッグボーン（dogbone）」形となる。故に、図３に示されたように、拡散領域９０は、コンタクト９２，９４間に配設される。ゲート９８下部に配設されたチャネル領域９６は、書き込み中に、より大きい電流密度を許可するために、狭められるか、又は「ドッグボーン」形となる。約０．２ミクロンの公称チャネル幅を具備する典型的なナノ結晶トランジスタにおいて、その幅は、本発明の目的のために満足すべき電流密度増大を達成するため、約０．１２ミクロンに狭められることが可能である。
【００３４】
図４は、ホットキャリア注入プログラミングを用いてプログラムされるメモリセルの書き込み電流を増大するために別の技術を用いた発明によるプログラマブルセルを図示した概略図である。図４に示されたように、ナノ結晶Ｎ型ＭＯＳメモリセルトランジスタ１００は、Ｐ型ＭＯＳプルアップトランジスタ１０２と直列に接続される。図４は、本発明に従ってナノ結晶Ｎ型ＭＯＳメモリセルトランジスタ１００の書き込みの間に用いられるバイアス電圧状態を例示する。
【００３５】
Ｐ型ＭＯＳプルアップトランジスタ１０２のドレインをそれが形成されるＮウェルへ結びつけることにより、ＩＰＰの値は、そのチャネルを通過する電流を越えて、さらに増大可能である。これは、ＨＣＩ書き込み時間に役立つとともに、より高いＩＰＰを受け入れるために、Ｐ型ＭＯＳプルアップトランジスタ１０２に対するバイアス増大、又はそのサイズ増大の負荷を低減する。
【００３６】
明細書中に開示されたメモリセルにおいて、放射粒子がＮ型ＭＯＳスイッチトランジスタのゲートを含むノードに衝突する場合、ノードは、ＶＣＣから、接地へと、又は（普通は接地されている）デバイスを含む基板若しくはＰウェルのバイアスへと放電される。これは、スイッチ（群）をオフに切り替えさせる。Ｐ型プルアップトランジスタが、ＦＰＧＡが正しく機能しない時間中に、動作電圧へ戻るようにこのノードを充電するためには、約１〜１０マイクロ秒かかる。
【００３７】
図５は、この問題を回避する本発明によるメモリセルの放射耐性変形例を図示した概略図である。図１Ａから図１Ｄを参照して開示されたメモリセルなどで、図５の放射耐性メモリセル１１０は、揮発性プルアップトランジスタ１１４と直列に不揮発性メモリトランジスタ１１２を具備する。２つのトランジスタのコモンドレインノード１１６は、抵抗器１２４を介して、３つのＮ型ＭＯＳスイッチングトランジスタ１１８，１２０，１２２のゲートを駆動することが見て取れる。
【００３８】
コモンドレインノード１１６とノード１１６に接続された第１スイッチ１１８のゲートとの間に、適切な値の抵抗器１２４を追加することにより、回路のＲＣ時間定数は、（例えば、放射又は荷電粒子からのエネルギーによる）破壊に続いて、揮発性Ｐ型トランジスタがノード１１６を再充電するために掛かる時間（セルのリカバリ時間）より長くなるように修正される。例えば、リカバリ時間が１マイクロ秒であり、かつゲート静電容量が１×１０−１４ファラドであるならば、抵抗は、１００メガオーム（Ｒ＝Ｔ／Ｃ＝１０−６／１０−１４＝１０８）より大きくなることが必要とされる。当技術分野では周知のように、このタイプの抵抗器は、多結晶シリコンが塗られずに、又は非常に薄く塗られて構成される。
【００３９】
図５に示された解決策が、Ｐ型不揮発性ＭＯＳメモリトランジスタ及びＮ型プルダウントランジスタを用いる図２Ａから図２Ｄに示されたメモリセルと同様の十分な働きをするということを、当業者は理解する。
【００４０】
この発明の実施形態及び応用例が提示及び記載されたが、明細書中の発明の思想から逸脱することなく、上記よりさらに多くの修正を加えることが可能であることは、当業者には明白である。従って、発明は、添付された特許請求の範囲の精神以外では限定されることはない。
【図面の簡単な説明】
【００４１】
【図１Ａ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図１Ｂ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図１Ｃ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図１Ｄ】Ｎ型不揮発性ＭＯＳトランジスタ、揮発性Ｐ型ＭＯＳプルアップトランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ａ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ｂ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ｃ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図２Ｄ】Ｐ型不揮発性ＭＯＳトランジスタ、揮発性Ｎ型ＭＯＳプルダウントランジスタ、及びスイッチとしてのＮ型トランジスタを用いた、不揮発性プログラマブルメモリセルを図示する概略図である。
【図３】ホットキャリア注入プログラミングを用いてプログラムされたメモリセル中の書き込み電流を増大させるための一手法を図示する配置図の一部上面図である。
【図４】ホットキャリア注入プログラミングを用いてプログラムされたメモリセル中の書き込み電流を増大させるための別の手法を図示する概略図である。
【図５】本発明による放射耐性版メモリセルを図示する概略図である。
【符号の説明】
【００４２】
１０，２０，３０，４０，５０，６０，７０，８０ メモリセル
１２ 不揮発性プルダウンデバイス
１４ 揮発性プルアップデバイス
１６，５６ スイッチ
２２ Ｎ型フローティングゲートＭＯＳトランジスタ
２４，３４，４４ Ｐ型ＭＯＳプルアップトランジスタ
２６，３６，４６，６６，７６，８６ Ｎ型ＭＯＳスイッチトランジスタ
３２ Ｎ型フローティング電荷トラップＭＯＳトランジスタ
４２ Ｎ型ナノ結晶ＭＯＳトランジスタ
５２ 不揮発性プルアップデバイス
５４ 揮発性プルダウンデバイス
６２ Ｐ型フローティングゲートＭＯＳトランジスタ
６４，７４，８４ Ｎ型ＭＯＳプルダウントランジスタ
７２ Ｐ型フローティング電荷トラップＭＯＳトランジスタ
８２ Ｐ型ナノ結晶ＭＯＳトランジスタ
９０ 拡散領域
９２，９４ コンタクト
９６ チャネル領域
９８ ゲート
１００ ナノ結晶Ｎ型ＭＯＳメモリセルトランジスタ
１０２ Ｐ型ＭＯＳプルアップトランジスタ
１１０ 放射耐性メモリセル
１１２ 不揮発性メモリトランジスタ
１１４ 揮発性プルアップトランジスタ
１１６ コモンドレインノード
１１８，１２０，１２２ Ｎ型ＭＯＳスイッチングトランジスタ
１２４ 抵抗器
【特許請求の範囲】
【請求項１】
不揮発性プログラマブルメモリセルであって、
第１電源電位と出力ノードとの間に接続された第１導電型の不揮発性ＭＯＳトランジスタと、
前記出力ノードと第２電源電位との間に接続された第２導電型の揮発性ＭＯＳトランジスタと、
前記出力ノードに接続された揮発性スイッチと、を具備することを特徴とする不揮発性プログラマブルメモリセル。
【請求項２】
前記揮発性スイッチが、前記出力ノードに接続されたゲートを具備する揮発性ＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項３】
前記揮発性スイッチが、前記出力ノードに接続されたゲートをそれぞれ具備する複数の揮発性ＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項４】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するインバータであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項５】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するバッファであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項６】
前記不揮発性ＭＯＳトランジスタが、フローティングゲートトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項７】
前記不揮発性ＭＯＳトランジスタが、フラッシュトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項８】
前記不揮発性ＭＯＳトランジスタが、電荷トラッピングトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項９】
前記不揮発性ＭＯＳトランジスタが、ナノ結晶トランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１０】
前記第１導電型がＮ型であり、かつ前記第２導電型がＰ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１１】
前記第１導電型がＰ型であり、かつ前記第２導電型がＮ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１２】
前記第１導電型がＮ型であり、前記第２導電型がＰ型であり、かつ前記揮発性ＭＯＳトランジスタがＮ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１３】
前記第１導電型がＰ型であり、前記第２導電型がＮ型であり、かつ前記揮発性ＭＯＳトランジスタがＮ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１４】
前記不揮発性ＭＯＳトランジスタが、そのコンタクトでの幅より狭い幅を有するアクティブチャネル領域を具備することを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１５】
前記アクティブチャネル領域の前記狭い幅が約０．２ミクロンであり、かつ前記コンタクトでの前記幅が約０．２ミクロンであることを特徴とする請求項１４に記載の不揮発性プログラマブルメモリセル。
【請求項１６】
前記揮発性スイッチが、抵抗器を介して前記出力ノードに接続され、
前記メモリセルのＲＣ時間定数が、前記メモリセルのリカバリ時間より長いことを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１７】
不揮発性プログラマブルメモリセルであって、
第１電源電位と出力ノードとの間に接続された不揮発性Ｎ型ＭＯＳトランジスタと、
前記出力ノードと第２電源電位との間に接続された揮発性Ｐ型ＭＯＳプルアップトランジスタと、
前記出力ノードに接続された揮発性スイッチと、を具備することを特徴とする不揮発性プログラマブルメモリセル。
【請求項１８】
前記揮発性スイッチが、前記出力ノードに接続されたゲートを具備する揮発性Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項１９】
前記揮発性スイッチが、前記出力ノードに接続されたゲートをそれぞれ具備する複数の揮発性ＭＯＳトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２０】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するインバータであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２１】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するバッファであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２２】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティングゲートトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２３】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フラッシュトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２４】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティング電荷トラッピングトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２５】
前記不揮発性Ｎ型ＭＯＳトランジスタが、ナノ結晶トランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２６】
前記不揮発性ＭＯＳトランジスタが、そのコンタクトでの幅より狭い幅を有するアクティブチャネル領域を具備することを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２７】
前記アクティブチャネル領域の前記狭い幅が約０．２ミクロンであり、かつ前記コンタクトでの前記幅が約０．２ミクロンであることを特徴とする請求項２６に記載の不揮発性プログラマブルメモリセル。
【請求項２８】
前記揮発性スイッチが、抵抗器を介して前記出力ノードに接続され、
前記メモリセルのＲＣ時間定数が、前記メモリセルのリカバリ時間より長いことを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２９】
不揮発性プログラマブルメモリセルであって、
第１電源電位と出力ノードとの間に接続された不揮発性Ｐ型ＭＯＳトランジスタと、
前記出力ノードと第２電源電位との間に接続された揮発性Ｎ型ＭＯＳプルダウントランジスタと、
前記出力ノードに接続された揮発性スイッチと、を具備することを特徴とする不揮発性プログラマブルメモリセル。
【請求項３０】
前記揮発性スイッチが、前記出力ノードに接続されたゲートを具備する揮発性Ｎ型ＭＯＳトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３１】
前記揮発性スイッチが、前記出力ノードに接続されたゲートをそれぞれ具備する複数の揮発性ＭＯＳトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３２】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するインバータであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３３】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するバッファであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３４】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティングゲートトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３５】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フラッシュトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３６】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティング電荷トラッピングトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３７】
前記不揮発性Ｎ型ＭＯＳトランジスタが、ナノ結晶トランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３８】
前記不揮発性ＭＯＳトランジスタが、そのコンタクトでの幅より狭い幅を有するアクティブチャネル領域を具備することを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３９】
前記アクティブチャネル領域の前記狭い幅が約０．２ミクロンであり、かつ前記コンタクトでの前記幅が約０．２ミクロンであることを特徴とする請求項３８に記載の不揮発性プログラマブルメモリセル。
【請求項４０】
前記揮発性スイッチが、抵抗器を介して前記出力ノードに接続され、
前記メモリセルのＲＣ時間定数が、前記メモリセルのリカバリ時間より長いことを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項１】
不揮発性プログラマブルメモリセルであって、
第１電源電位と出力ノードとの間に接続された第１導電型の不揮発性ＭＯＳトランジスタと、
前記出力ノードと第２電源電位との間に接続された第２導電型の揮発性ＭＯＳトランジスタと、
前記出力ノードに接続された揮発性スイッチと、を具備することを特徴とする不揮発性プログラマブルメモリセル。
【請求項２】
前記揮発性スイッチが、前記出力ノードに接続されたゲートを具備する揮発性ＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項３】
前記揮発性スイッチが、前記出力ノードに接続されたゲートをそれぞれ具備する複数の揮発性ＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項４】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するインバータであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項５】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するバッファであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項６】
前記不揮発性ＭＯＳトランジスタが、フローティングゲートトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項７】
前記不揮発性ＭＯＳトランジスタが、フラッシュトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項８】
前記不揮発性ＭＯＳトランジスタが、電荷トラッピングトランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項９】
前記不揮発性ＭＯＳトランジスタが、ナノ結晶トランジスタであることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１０】
前記第１導電型がＮ型であり、かつ前記第２導電型がＰ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１１】
前記第１導電型がＰ型であり、かつ前記第２導電型がＮ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１２】
前記第１導電型がＮ型であり、前記第２導電型がＰ型であり、かつ前記揮発性ＭＯＳトランジスタがＮ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１３】
前記第１導電型がＰ型であり、前記第２導電型がＮ型であり、かつ前記揮発性ＭＯＳトランジスタがＮ型であることを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１４】
前記不揮発性ＭＯＳトランジスタが、そのコンタクトでの幅より狭い幅を有するアクティブチャネル領域を具備することを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１５】
前記アクティブチャネル領域の前記狭い幅が約０．２ミクロンであり、かつ前記コンタクトでの前記幅が約０．２ミクロンであることを特徴とする請求項１４に記載の不揮発性プログラマブルメモリセル。
【請求項１６】
前記揮発性スイッチが、抵抗器を介して前記出力ノードに接続され、
前記メモリセルのＲＣ時間定数が、前記メモリセルのリカバリ時間より長いことを特徴とする請求項１に記載の不揮発性プログラマブルメモリセル。
【請求項１７】
不揮発性プログラマブルメモリセルであって、
第１電源電位と出力ノードとの間に接続された不揮発性Ｎ型ＭＯＳトランジスタと、
前記出力ノードと第２電源電位との間に接続された揮発性Ｐ型ＭＯＳプルアップトランジスタと、
前記出力ノードに接続された揮発性スイッチと、を具備することを特徴とする不揮発性プログラマブルメモリセル。
【請求項１８】
前記揮発性スイッチが、前記出力ノードに接続されたゲートを具備する揮発性Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項１９】
前記揮発性スイッチが、前記出力ノードに接続されたゲートをそれぞれ具備する複数の揮発性ＭＯＳトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２０】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するインバータであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２１】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するバッファであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２２】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティングゲートトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２３】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フラッシュトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２４】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティング電荷トラッピングトランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２５】
前記不揮発性Ｎ型ＭＯＳトランジスタが、ナノ結晶トランジスタであることを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２６】
前記不揮発性ＭＯＳトランジスタが、そのコンタクトでの幅より狭い幅を有するアクティブチャネル領域を具備することを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２７】
前記アクティブチャネル領域の前記狭い幅が約０．２ミクロンであり、かつ前記コンタクトでの前記幅が約０．２ミクロンであることを特徴とする請求項２６に記載の不揮発性プログラマブルメモリセル。
【請求項２８】
前記揮発性スイッチが、抵抗器を介して前記出力ノードに接続され、
前記メモリセルのＲＣ時間定数が、前記メモリセルのリカバリ時間より長いことを特徴とする請求項１７に記載の不揮発性プログラマブルメモリセル。
【請求項２９】
不揮発性プログラマブルメモリセルであって、
第１電源電位と出力ノードとの間に接続された不揮発性Ｐ型ＭＯＳトランジスタと、
前記出力ノードと第２電源電位との間に接続された揮発性Ｎ型ＭＯＳプルダウントランジスタと、
前記出力ノードに接続された揮発性スイッチと、を具備することを特徴とする不揮発性プログラマブルメモリセル。
【請求項３０】
前記揮発性スイッチが、前記出力ノードに接続されたゲートを具備する揮発性Ｎ型ＭＯＳトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３１】
前記揮発性スイッチが、前記出力ノードに接続されたゲートをそれぞれ具備する複数の揮発性ＭＯＳトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３２】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するインバータであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３３】
前記揮発性スイッチが、前記出力ノードに接続された入力を具備するバッファであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３４】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティングゲートトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３５】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フラッシュトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３６】
前記不揮発性Ｎ型ＭＯＳトランジスタが、フローティング電荷トラッピングトランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３７】
前記不揮発性Ｎ型ＭＯＳトランジスタが、ナノ結晶トランジスタであることを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３８】
前記不揮発性ＭＯＳトランジスタが、そのコンタクトでの幅より狭い幅を有するアクティブチャネル領域を具備することを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【請求項３９】
前記アクティブチャネル領域の前記狭い幅が約０．２ミクロンであり、かつ前記コンタクトでの前記幅が約０．２ミクロンであることを特徴とする請求項３８に記載の不揮発性プログラマブルメモリセル。
【請求項４０】
前記揮発性スイッチが、抵抗器を介して前記出力ノードに接続され、
前記メモリセルのＲＣ時間定数が、前記メモリセルのリカバリ時間より長いことを特徴とする請求項２９に記載の不揮発性プログラマブルメモリセル。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図５】
【公表番号】特表２００９−５０９４６０（Ｐ２００９−５０９４６０Ａ）
【公表日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００８−５３２２２９（Ｐ２００８−５３２２２９）
【出願日】平成１８年８月１５日（２００６．８．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３２０７７
【国際公開番号】ＷＯ２００７／０３７８２３
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（５９１０９９５５５）アクテル・コーポレイシヨン (14)
【Ｆターム（参考）】
【公表日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１８年８月１５日（２００６．８．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３２０７７
【国際公開番号】ＷＯ２００７／０３７８２３
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（５９１０９９５５５）アクテル・コーポレイシヨン (14)
【Ｆターム（参考）】
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