フィールドプログラマブルゲートアレイを構成するためのプログラム可能な相互接続セル
本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラム可能なノードに接続されると共に、第２のプログラム可能なノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）集積回路に関するものである。更に特に、本発明は、再プログラム可能なＦＰＧＡデバイスに関すると共に、再プログラム可能なＦＰＧＡデバイスにおいて利用者回路を構成するためのプログラム可能な相互接続セルデバイスに関するものである。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は、当該技術において知られている。ＦＰＧＡデバイスは、２つのカテゴリのうちの１つに分類されることができる。ＦＰＧＡデバイスの１つのカテゴリは、一度だけプログラム可能（one-time programmable）であると共に、プログラム可能な接続を形成するために、アンチヒューズ（antifuse）のような素子を使用する。ＦＰＧＡデバイスのもう一方のカテゴリは、プログラム可能であると共に、プログラム可能な接続を形成するために、トランジスタスイッチを使用する。
【０００３】
一般的に、ＦＰＧＡが利用者によって定義された関数を有する集積回路に構成され得るように、ＦＰＧＡは、論理素子の配列、及び多くの何十万ものプログラム可能な相互接続セルによる配線相互接続を有している。各プログラム可能な相互接続セル、またはスイッチは、配線相互接続を形成するか、または配線相互接続を切断するために、もしくは、関数、または論理素子の関数を設定するために、集積回路内において２つの回路ノードを接続することができる。
【０００４】
再プログラム可能なＦＰＧＡデバイスは、プログラム可能な素子を制御するのに使用されるプログラム情報を記憶するために、いくつかの手段を備えている。“EPROM”、“EEPROM”、“不揮発性RAM”、及び“フラッシュメモリ装置”のような不揮発性メモリデバイスは、ＦＰＧＡアプリケーションの類におけるプログラミング情報を記憶するために全て提案されたか、あるいはＦＰＧＡアプリケーションの類におけるプログラミング情報を記憶するために使用される。
【０００５】
理想的なメモリデバイスは、密度を最適化し、重要なメモリを不揮発性の状態に維持すると共に、プログラム及び再プログラムすることが容易で、かつ迅速に読み取られる。いくつかの不揮発性メモリデバイスは、他のものより上述の要求を更に満たす。例えば、“EPROM”は高密度であるが、しかしながら、それらは消去のために紫外光にさらされなければならない。“EEPROM”は、電気的にバイト消去できるが、しかし、あまり信頼できないと共に、最も低い密度を有する。しかしながら、フラッシュメモリデバイスは、高速の構造に帰着する、低コスト、高密度、低電力、高信頼性のデバイスである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プログラム可能な相互接続セルに関する技術において、低コストで、高密度を有し、低い電力消費を有し、かつ非常に信頼できるメモリ要素を有する必要性がある。同様に、ＦＰＧＡセルに関する技術において、前述の能力を備えるスイッチ素子、及び検知素子を有する必要性がある。
【課題を解決するための手段】
【０００７】
本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに接続されると共に、第２のプログラミングノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
【０００８】
本発明の特徴、及び利点の更に良い理解は、発明、及び発明の原理が利用される実例となる実施例を示した添付図面の以下の詳細な記述の参照によって獲得されることになる。
【発明を実施するための最良の形態】
【０００９】
当業者は、本発明の以下の記述が実例となるだけで、何らかの方法で制限しないことを認識することになる。本発明の他の実施例は、そのような当業者に容易に提案されることになる。
【００１０】
本発明は、プログラム可能な論理回路において使用するためのプログラム可能な相互接続を開示する。更に明確には、本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のためのプログラム可能な相互接続を開示する。プログラム可能な相互接続の各々は、第１の回路ノード及び第２の回路ノードにそれぞれ接続されたソース／ドレインを備えるスイッチトランジスタと、セルのメモリ素子を形成する検知トランジスタとを有することができる。
【００１１】
図１は、本発明のプログラム可能な相互接続セル１０の図である。プログラム可能な相互接続セル１０は、スイッチトランジスタ２０、及び検知トランジスタ３０を備える。スイッチトランジスタ２０は、トランジスタのスイッチのソース領域２１、及びトランジスタのスイッチのドレイン領域２２を更に有する。プログラム可能な相互接続セル１０は、利用者回路の要求に従って、スイッチトランジスタがプログラムされたか、もしくはプログラムされない状態のままとされたかに応じて、プログラム可能な交点１５において、スイッチトランジスタ２０を通じて２つの経路指定トラック５１と経路指定トラック５２との間の接続を形成するか、または切断する。スイッチのソース領域２１は、経路指定トラック５１に接続されていると共に、スイッチの検知領域（ドレイン領域）２２は、経路指定トラック５２に接続されている。スイッチトランジスタ２０は、フローティングゲート２３を備えている。スイッチトランジスタ２０のフローティングゲート２３は、検知トランジスタ３０のフローティングゲート３３に接続されると共に、以下の更なる詳細において論じられることになる。
【００１２】
検知トランジスタ３０は、ソース領域３１、及びドレイン領域３２を備えている。検知トランジスタ３０のソース３１は、同様にソース列ライン（source column line）４１に接続されていると共に、ドレイン３２は、ドレイン列ライン（drain column line）４２に接続されている。列ライン４１、及び列ライン４２は、それぞれ、列内の検知トランジスタ３０の全てのソース領域、及びドレイン領域に接続されている。検知トランジスタ３０は、フローティングゲート３３を備えている。スイッチトランジスタ２０のフローティングゲート２３、及び検知トランジスタ３０のフローティングゲート３３は、一緒に接続される。
【００１３】
スイッチトランジスタ２０は、チャンネル領域２５を備える。検知トランジスタ３０は、チャンネル領域３５を備える。スイッチトランジスタ２０のフローティングゲート２３とチャンネル２５との間に“Fowler-Nordham”トンネリング領域２６がある。検知トランジスタ３０のフローティングゲート３３とチャンネル３５との間に“Fowler-Nordham”トンネリング領域３６がある。“Fowler-Nordham”トンネリングは、当業者に良く知られていると共に、開示を過度に複雑にし、その結果本発明を不明瞭にすることを回避するために、ここでは論じられない。
【００１４】
スイッチトランジスタの制御ゲート２４、及び検知トランジスタの制御ゲート３４は、行ライン（row line）４４に接続されている。行ライン４４は、行の中において、全てのセル１０の全ての制御ゲート２４、及び制御ゲート３４を接続する。スイッチデバイス２０と、検知デバイス３０の両方は、トリプル構造ｐ−ウェル４８に位置している。トリプル構造ｐ−ウェル４８は、配列の中の全てのセル１０に対して全体的である。全てのスイッチトランジスタ２０のバルク接続２８、及び全ての検知トランジスタ３０のバルク接続３８は、従ってトリプル構造ｐ−ウェルノード４８に接続されている。トリプル構造ｐ−ウェル４８は、ｎ−ウェル４９内に位置していると共に、ｐ−ウェルからｎ−ウェルに対するダイオード４７によって図の中に表される。
【００１５】
接地トランジスタ６０は、ソース領域６１、ドレイン領域６２、ゲート６３、及びバルク６８を備えている。このトランジスタ６０のソース領域６１、及びバルク６８は、アース（グランド）に接続されている。トランジスタ６０のゲート６３は、全体的な消去／プログラムモード信号ライン７３に接続されている。スイッチトランジスタ２０のソース領域２１か、またはドレイン領域２２のいずれかの内の少なくとも１つは、経路指定の構造を超えて、接地トランジスタ６０のドレイン領域６３に接続される必要がある。図１において示されたように、接地トランジスタ６０のドレイン領域６３は、この要求を満たすために、スイッチトランジスタ２０のドレイン領域２２に接続する経路指定トラック５２に接続されている。別の実施例において、接地トランジスタ６０のドレイン領域６３は、経路指定トラック５１に接続されることができる。更にもう一つの実施例において、接地トランジスタ６０のドレイン領域６３は、経路指定トラック５２に接続されることができると共に、別の接地トランジスタ６０の別のドレイン領域６３は、経路指定トラック５１に接続されることができる。
【００１６】
一実施例があるが、しかしながら、全てのセルが（セルのソース側か、またはドレイン側のいずれかにおいて）接地トランジスタに接続される必要はない。この実施例において、ソース側か、またはドレイン側のいずれかは、アースに配線接続されるか、もしくは供給電圧に配線接続されると共に、メモリ動作の間、アースに接続される。この場合、少なくともセルの一方の側は、“０”ボルトである。
【００１７】
図２は、図１のプログラム可能な相互接続素子の平面図である。図２は、更に、スイッチトランジスタ２２０及び検知トランジスタ２３０を備えるプログラム可能な相互接続セル２１０の配置を説明する。ポリシリコンのフローティングゲート２４３は、トランジスタ２２０と、トランジスタ２３０の両方を覆うが、しかしセル２１０の端部には及ばず、一方自己整合されたポリシリコンの制御ゲート２４４は、フローティングゲート２４３の全体を覆うと共に、セル２１０の端部に及ぶ。自己整合されたポリシリコンの制御ゲート２４４は、同じ行の中において、隣接のセル２１０のポリシリコンの制御ゲート２４４に接続する。
【００１８】
ＦＰＧＡの利用者が設定可能な回路の回路ノードを形成する接点２５１、及び接点２５２は、回路ノードと接触するために、スイッチトランジスタ２２０のソース領域２２１及びドレイン領域２２２に対して供給される。回路ノードを形成する接点２４１、及び接点２４２は、検知トランジスタ２３０のソース領域２３１及びドレイン領域２３２に接続される。全てのセルのスイッチトランジスタ２２０、及び検知トランジスタ２３０の両方は、同じ高電圧のトリプル構造ｐ−ウェル２４８に位置している。高電圧のトリプル構造ｐ−ウェル２４８は、高電圧のｎ−ウェル２４９の中に位置している。
【００１９】
図３は、図２のプログラム可能な相互接続セル２１０のスイッチトランジスタ２２０と、検知トランジスタ２３０の両方を貫く縦軸に沿った、プログラム可能な相互接続素子セル１１０の横断面図である。プログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９の内部に蒸着された、高電圧のトリプル構造のｐ−ウェル１４８を備える。全てのプログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９に設置される高電圧のトリプル構造のｐ−ウェル１４８に位置している。プログラム可能な相互接続セル１１０は、高電圧のｐ−ウェル１４８内に作られたスイッチトランジスタ１２０、及び検知トランジスタ１３０を備える。ソース／ドレイン移植片（source/drain implants）によって形成されるスイッチトランジスタ１２０のソース領域１２１及びドレイン領域１２２は、酸化物アイソレーション領域（oxide isolation region）１８０によって、検知トランジスタ１３０のソース領域１３１及びドレイン領域１３２から水平に分離される。スイッチトランジスタ１２０のフローティングゲート１２３、及び検知トランジスタ１３０のフローティングゲート１３３は、ポリシリコン沈澱物（polysilicon deposit）１４３によって接続される。スイッチトランジスタ１２０の制御ゲート１２４、及び検知トランジスタ１３０の制御ゲート１３４は、ポリシリコン沈澱物１４４によって接続される。
【００２０】
図４は、消去／プログラミング／読み取り、及び論理動作に関するそれぞれの電圧を説明するテーブルである。消去は、個々の行に関して選択的に実行され得るか、もしくは全配列に関して全体的に実行され得る。各個々のセルは、行及び列を選択することによってプログラムされることができる。セルは、行及び列を選択することによって個々に読み取られることができる。ＦＰＧＡの動作の間、全ての行、及び一部の列は、同じ電圧でバイアスをかけられると共に、各個々のセルは、ＦＰＧＡ回路におけるその個々の機能を備えており、それにより、セルのフローティングゲートの電圧状態が、２つのネットの間の相互接続を形成するか、または切断するかを決定する。消去、プログラミング、または読み取りの間に選択された行は、用語“ＳＲ”によって示され、一方選択されない行は用語“ＵＲ”によって示される。プログラミング、または読み取りの間に選択された列は、用語“ＳＣ”によって示され、一方選択されない列は、用語“ＵＣ”によって示される。テーブルにおいて供給された電圧は、ほぼ０．１６［um］程度のスイッチトランジスタ及び検知トランジスタのチャンネルの長さと、ほぼ８〜１０［nm］程度のトンネル酸化物の厚さとに関する概算値である。
【００２１】
ここで、図１及び図４を参照すると、消去、プログラミング、読み取り、及びプログラム可能な相互接続セル１０の動作のための電圧が説明される。ｎ−ウェルノード４９は、常にｐ−ウェルノード４８より更に高い電圧、または等しい電圧でなければならない。これは、ｎ−ウェルノード４９を“０［Ｖ］”に接続することによって最も容易に達成され得る。
【００２２】
プログラム可能な相互接続セル１０を消去するために、プログラム可能な相互接続セル１０の選択された行ライン４４は、“−１６”ボルトまで下げられ、一方、ｐ−ウェルノード４９、列ライン４１と列ライン４２との内の少なくとも１つ、及びスイッチ２０のソース領域２１とドレイン領域２２との内の少なくとも１つはアースに接続される。第２の列ライン４１、または第２の列ライン４２、及びスイッチトランジスタ２０の第２のソース領域２１、または第２のドレイン領域２２は、同様にアースに接続されるか、またはフローティング状態のいずれかであることができる。この状態の間、フローティングゲートノード４３からの電子は、トンネリング領域２６、及びトンネリング領域３６を通じて除去されることになる。消去の後で、制御ゲート電圧が“０［Ｖ］”に戻るように切り替えられる時、正電荷がフローティングゲートノード４３上に残ることになる。消去の間、選択されなかった列ラインは“０Ｖ”を維持すると共に、これらの行におけるセル１０のフローティングゲート４３は、電子を解き放すことなく、それらの状態を変えないことになる。
【００２３】
プログラム可能な相互接続セル１０をプログラムするために、選択された行ライン４４（“ＳＲ”）に“＋８”ボルトが印加され、一方全ての他の選択されない行ライン４４（“ＵＲ”）は“０［Ｖ］”で保持される。ｐ−ウェルノード４８は、“−８［Ｖ］”でバイアスをかけられることになる。選択された列（“ＳＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“−８［Ｖ］”でバイアスされ、一方列ライン４１及び列ライン４２の内の他方は、“−８［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“０［Ｖ］”でバイアスされ、一方選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の他方は、“０［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。配列における各スイッチ２０のソース領域２１、及びドレイン領域２２の内の少なくとも１つは、接地トランジスタ６０によって“０［Ｖ］”でバイアスされなければならない。これは、消去／プログラミングモード信号７３に“１．５［Ｖ］”の正の電圧を適用することにより全てのトランジスタ６０をターンオンすることによって達成される。この状態において、電子は、選択された行及び選択された列における選択されたセルの検知デバイス３０のチャンネル３５から検知デバイス３０のフローティングゲート３３まで、トンネリング領域３６を通じて通り抜けることになる。選択されない列の全てのチャンネル３５が“０［Ｖ］”であると共に、選択されない行の全ての制御ゲートが“０［Ｖ］”であるので、選択されない行“ＵＲ”、または選択されない列“ＵＣ”の中の選択されないセルには、目立つトンネリングがない。選択された行、選択された列、及びｐ−ウェルノードを“０［Ｖ］”に戻すように切り替えた後で、選択されたセルのフローティングゲートノード４３上には残された負電荷があることになり、一方選択されないセルのフローティングゲートノード４３の状態は、プログラム動作の間に変わらなかったことになる。
【００２４】
読み取り動作の間に、選択された列のソース列ライン４１は、“０［Ｖ］”に接続されると共に、選択されない行は、全ての検知トランジスタ３０をそれらの状態（最初のフローティングゲート電圧）とは無関係にターンオフするために、ほぼ“−６［Ｖ］”程度の負電圧でバイアスをかけられる。選択された行の電圧が印加されることになる。選択されたセル１０のフローティングゲートノード４３の初期電圧に応じて、検知デバイス３０は、ターンオンされるか、またはターンオフされるかのいずれかとなる。外部の検知回路は、ドレイン列ライン４２に、ほぼ“１［Ｖ］”程度の電圧でバイアスをかけて、電流を検知するか、または選択された列のドレイン列ライン４２に電流を強制的に流して、ドレイン列ライン４２における電圧を検知するかのいずれかを行うと共に、その結果（セルのフローティングゲートの初期電圧に基づいてプログラムされた、または消去された）セルの状態を読み取る。選択された行電圧を変えることによって、プログラムされた状態と消去された状態との間のフローティングゲートの初期電圧の検知トリップポイント（sense trip point）は変えられ得る。
【００２５】
ＦＰＧＡの機能的な動作の間、ＦＰＧＡの性能を最適化するために、全ての行ライン４４は、全ての列ライン４１及び列ライン４２と同様に、“１．５［Ｖ］”のような中間の電圧でバイアスされることができる。
【００２６】
説明されたプログラム可能な相互接続セルは、スイッチトランジスタ２０の制御ゲート２４とフローティングゲート２３との間に６０［％］の一般的な結合比率を有し、スイッチトランジスタ２０のフローティングゲート２３とソース２１との間、ドレイン２２とチャンネル領域２５との間に３５［％］の結合比率を有していると共に、検知トランジスタ３０のフローティングゲート３３とソース３１との間、ドレイン３２とチャンネル領域３５の間に５［％］の結合比率を有している。
【００２７】
本発明の実施例、及びアプリケーションが示されると共に説明される一方、上述の内容より更に多くの修正が、ここに示された発明概念からはずれずに可能であるということが、当業者にとっては明白である。従って、本発明は、付加されたクレームの精神を除いて制限されるべきではない。
【図面の簡単な説明】
【００２８】
【図１】フィールドプログラマブルゲートアレイ構造において使用される、本発明によるプログラム可能な相互接続セルの単純化された構成図である。
【図２】図１のプログラム可能な相互接続セルのセル構造の平面図である。
【図３】図２の平面図の垂直線に沿ったプログラム可能な相互接続セルの横断面図である。
【図４】消去、プログラミング、読み取り、及びプログラム可能な相互接続セルの動作を目的として、本発明のプログラム可能な相互接続セルに印加され得る代表的な電位を示すチャートである。
【符号の説明】
【００２９】
１０ 相互接続セル
１５ プログラム可能な交点
２０ スイッチトランジスタ
２１ ソース領域
２２ ドレイン領域
２３ フローティングゲート
２４ 制御ゲート
２５ チャンネル領域
２６ “Fowler-Nordham”トンネリング領域
２８ バルク接続
３０ 検知トランジスタ
３１ ソース領域
３２ ドレイン領域
３３ フローティングゲート
３４ 制御ゲート
３５ チャンネル領域
３６ “Fowler-Nordham”トンネリング領域
３８ バルク接続
４１ ソース列ライン
４２ ドレイン列ライン
４４ 行ライン
４７ ダイオード
４８ トリプル構造ｐ−ウェル
４９ ｎ−ウェル
５１ 経路指定トラック
５２ 経路指定トラック
６０ 接地トランジスタ
６１ ソース領域
６２ ドレイン領域
６３ ゲート
６８ バルク
７３ 消去／プログラムモード信号ライン
１１０ 相互接続素子セル
１２０ スイッチトランジスタ
１２１ ソース領域
１２２ ドレイン領域
１２３ フローティングゲート
１２４ 制御ゲート
１３０ 検知トランジスタ
１３１ ソース領域
１３２ ドレイン領域
１３３ フローティングゲート
１３４ 制御ゲート
１４３ ポリシリコン沈澱物
１４４ ポリシリコン沈澱物
１４８ ｐ−ウェル
１４９ ｎ−ウェル
１８０ 酸化物アイソレーション領域
２１０ 相互接続セル
２２０ スイッチトランジスタ
２２１ ソース領域
２２２ ドレイン領域
２３０ 検知トランジスタ
２３１ ソース領域
２３２ ドレイン領域
２４１ 接点
２４２ 接点
２４３ フローティングゲート
２４４ 制御ゲート
２４８ トリプル構造ｐ−ウェル
２４９ ｎ−ウェル
２５１ 接点
２５２ 接点
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）集積回路に関するものである。更に特に、本発明は、再プログラム可能なＦＰＧＡデバイスに関すると共に、再プログラム可能なＦＰＧＡデバイスにおいて利用者回路を構成するためのプログラム可能な相互接続セルデバイスに関するものである。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は、当該技術において知られている。ＦＰＧＡデバイスは、２つのカテゴリのうちの１つに分類されることができる。ＦＰＧＡデバイスの１つのカテゴリは、一度だけプログラム可能（one-time programmable）であると共に、プログラム可能な接続を形成するために、アンチヒューズ（antifuse）のような素子を使用する。ＦＰＧＡデバイスのもう一方のカテゴリは、プログラム可能であると共に、プログラム可能な接続を形成するために、トランジスタスイッチを使用する。
【０００３】
一般的に、ＦＰＧＡが利用者によって定義された関数を有する集積回路に構成され得るように、ＦＰＧＡは、論理素子の配列、及び多くの何十万ものプログラム可能な相互接続セルによる配線相互接続を有している。各プログラム可能な相互接続セル、またはスイッチは、配線相互接続を形成するか、または配線相互接続を切断するために、もしくは、関数、または論理素子の関数を設定するために、集積回路内において２つの回路ノードを接続することができる。
【０００４】
再プログラム可能なＦＰＧＡデバイスは、プログラム可能な素子を制御するのに使用されるプログラム情報を記憶するために、いくつかの手段を備えている。“EPROM”、“EEPROM”、“不揮発性RAM”、及び“フラッシュメモリ装置”のような不揮発性メモリデバイスは、ＦＰＧＡアプリケーションの類におけるプログラミング情報を記憶するために全て提案されたか、あるいは再プログラム可能なＦＰＧＡアプリケーションにおけるプログラミング情報を記憶するために使用される。
【０００５】
理想的なメモリデバイスは、密度を最適化し、重要なメモリを不揮発性の状態に維持すると共に、プログラム及び再プログラムすることが容易で、かつ迅速に読み取られる。いくつかの不揮発性メモリデバイスは、他のものより上述の要求を更に満たす。例えば、“EPROM”は高密度であるが、しかしながら、それらは消去のために紫外光にさらされなければならない。“EEPROM”は、電気的にバイト消去できるが、しかし、あまり信頼できないと共に、最も低い密度を有する。しかしながら、フラッシュメモリデバイスは、高速の構造に帰着する、低コスト、高密度、低電力、高信頼性のデバイスである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プログラム可能な相互接続セルに関する技術において、低コストで、高密度を有し、低い電力消費を有し、かつ非常に信頼できるメモリ要素を有する必要性がある。同様に、ＦＰＧＡセルに関する技術において、前述の能力を備えるスイッチ素子、及び検知素子を有する必要性がある。
【課題を解決するための手段】
【０００７】
本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに接続されると共に、第２のプログラミングノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
【０００８】
本発明の特徴、及び利点の更に良い理解は、発明、及び発明の原理が利用される実例となる実施例を示した添付図面の以下の詳細な記述の参照によって獲得されることになる。
【発明を実施するための最良の形態】
【０００９】
当業者は、本発明の以下の記述が実例となるだけで、何らかの方法で制限しないことを認識することになる。本発明の他の実施例は、そのような当業者に容易に提案されることになる。
【００１０】
本発明は、プログラム可能な論理回路において使用するためのプログラム可能な相互接続を開示する。更に明確には、本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のためのプログラム可能な相互接続を開示する。プログラム可能な相互接続の各々は、第１の回路ノード及び第２の回路ノードにそれぞれ接続されたソース／ドレインを備えるスイッチトランジスタと、セルのメモリ素子を形成する検知トランジスタとを有することができる。
【００１１】
図１は、本発明のプログラム可能な相互接続セル１０の図である。プログラム可能な相互接続セル１０は、スイッチトランジスタ２０、及び検知トランジスタ３０を備える。スイッチトランジスタ２０は、トランジスタのスイッチのソース領域２１、及びトランジスタのスイッチのドレイン領域２２を更に有する。プログラム可能な相互接続セル１０は、利用者回路の要求に従って、スイッチトランジスタがプログラムされたか、もしくはプログラムされない状態のままとされたかに応じて、プログラム可能な交点１５において、スイッチトランジスタ２０を通じて２つの経路指定トラック５１と経路指定トラック５２との間の接続を形成するか、または切断する。スイッチのソース領域２１は、経路指定トラック５１に接続されていると共に、スイッチの検知領域（ドレイン領域）２２は、経路指定トラック５２に接続されている。スイッチトランジスタ２０は、フローティングゲート２３を備えている。スイッチトランジスタ２０のフローティングゲート２３は、検知トランジスタ３０のフローティングゲート３３に接続されると共に、以下の更なる詳細において論じられることになる。
【００１２】
検知トランジスタ３０は、ソース領域３１、及びドレイン領域３２を備えている。検知トランジスタ３０のソース３１は、同様にソース列ライン（source column line）４１に接続されていると共に、ドレイン３２は、ドレイン列ライン（drain column line）４２に接続されている。列ライン４１、及び列ライン４２は、それぞれ、列内の検知トランジスタ３０の全てのソース領域、及びドレイン領域に接続されている。検知トランジスタ３０は、フローティングゲート３３を備えている。スイッチトランジスタ２０のフローティングゲート２３、及び検知トランジスタ３０のフローティングゲート３３は、一緒に接続される。
【００１３】
スイッチトランジスタ２０は、チャンネル領域２５を備える。検知トランジスタ３０は、チャンネル領域３５を備える。スイッチトランジスタ２０のフローティングゲート２３とチャンネル２５との間に“Fowler-Nordham”トンネリング領域２６がある。検知トランジスタ３０のフローティングゲート３３とチャンネル３５との間に“Fowler-Nordham”トンネリング領域３６がある。“Fowler-Nordham”トンネリングは、当業者に良く知られていると共に、開示を過度に複雑にし、その結果本発明を不明瞭にすることを回避するために、ここでは論じられない。
【００１４】
スイッチトランジスタの制御ゲート２４、及び検知トランジスタの制御ゲート３４は、行ライン（row line）４４に接続されている。行ライン４４は、行の中において、全てのセル１０の全ての制御ゲート２４、及び制御ゲート３４を接続する。スイッチデバイス２０と、検知デバイス３０の両方は、トリプル構造ｐ−ウェル４８に位置している。トリプル構造ｐ−ウェル４８は、配列の中の全てのセル１０に対して全体的である。全てのスイッチトランジスタ２０のバルク接続２８、及び全ての検知トランジスタ３０のバルク接続３８は、従ってトリプル構造ｐ−ウェルノード４８に接続されている。トリプル構造ｐ−ウェル４８は、ｎ−ウェル４９内に位置していると共に、ｐ−ウェルからｎ−ウェルに対するダイオード４７によって図の中に表される。
【００１５】
接地トランジスタ６０は、ソース領域６１、ドレイン領域６２、ゲート６３、及びバルク６８を備えている。このトランジスタ６０のソース領域６１、及びバルク６８は、アース（グランド）に接続されている。トランジスタ６０のゲート６３は、全体的な消去／プログラムモード信号ライン７３に接続されている。スイッチトランジスタ２０のソース領域２１か、またはドレイン領域２２のいずれかの内の少なくとも１つは、経路指定の構造を超えて、接地トランジスタ６０のドレイン領域６２に接続される必要がある。図１において示されたように、接地トランジスタ６０のドレイン領域６２は、この要求を満たすために、スイッチトランジスタ２０のドレイン領域２２に接続する経路指定トラック５２に接続されている。別の実施例において、接地トランジスタ６０のドレイン領域６２は、経路指定トラック５１に接続されることができる。更にもう一つの実施例において、接地トランジスタ６０のドレイン領域６２は、経路指定トラック５２に接続されることができると共に、第２の接地トランジスタのドレイン領域は、経路指定トラック５１に接続されることができる（図示せず）。
【００１６】
一実施例があるが、しかしながら、全てのセルが（セルのソース側か、またはドレイン側のいずれかにおいて）接地トランジスタに接続される必要はない。この実施例において、ソース側か、またはドレイン側のいずれかは、アースに配線接続されるか、もしくは供給電圧に配線接続されると共に、メモリ動作の間、アースに接続される。この場合、少なくともセルの一方の側は、“０”ボルトである。
【００１７】
図２は、図１のプログラム可能な相互接続素子の平面図である。図２は、更に、スイッチトランジスタ２２０及び検知トランジスタ２３０を備えるプログラム可能な相互接続セル２１０の配置を説明する。ポリシリコンのフローティングゲート２４３は、トランジスタ２２０と、トランジスタ２３０の両方を覆うが、しかしセル２１０の端部には及ばず、一方自己整合されたポリシリコンの制御ゲート２４４は、フローティングゲート２４３の全体を覆うと共に、セル２１０の端部に及ぶ。自己整合されたポリシリコンの制御ゲート２４４は、同じ行の中において、隣接のセル２１０のポリシリコンの制御ゲート２４４に接続する。
【００１８】
ＦＰＧＡの利用者が設定可能な回路の回路ノードを形成する接点２５１、及び接点２５２は、回路ノードと接触するために、スイッチトランジスタ２２０のソース領域２２１及びドレイン領域２２２に対して供給される。回路ノードを形成する接点２４１、及び接点２４２は、検知トランジスタ２３０のソース領域２３１及びドレイン領域２３２に接続される。全てのセルのスイッチトランジスタ２２０、及び検知トランジスタ２３０の両方は、同じ高電圧のトリプル構造ｐ−ウェル２４８に位置している。高電圧のトリプル構造ｐ−ウェル２４８は、高電圧のｎ−ウェル２４９の中に位置している。
【００１９】
図３は、図２のプログラム可能な相互接続セル２１０のスイッチトランジスタ２２０と、検知トランジスタ２３０の両方を貫く縦軸に沿った、プログラム可能な相互接続素子セル１１０の横断面図である。プログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９の内部に蒸着された、高電圧のトリプル構造のｐ−ウェル１４８を備える。全てのプログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９に設置される高電圧のトリプル構造のｐ−ウェル１４８に位置している。プログラム可能な相互接続セル１１０は、高電圧のｐ−ウェル１４８内に作られたスイッチトランジスタ１２０、及び検知トランジスタ１３０を備える。ソース／ドレイン移植片（source/drain implants）によって形成されるスイッチトランジスタ１２０のソース領域１２１及びドレイン領域１２２は、酸化物アイソレーション領域（oxide isolation region）１８０によって、検知トランジスタ１３０のソース領域１３１及びドレイン領域１３２から水平に分離される。スイッチトランジスタ１２０のフローティングゲート１２３、及び検知トランジスタ１３０のフローティングゲート１３３は、ポリシリコン沈澱物（polysilicon deposit）１４３によって接続される。スイッチトランジスタ１２０の制御ゲート１２４、及び検知トランジスタ１３０の制御ゲート１３４は、ポリシリコン沈澱物１４４によって接続される。
【００２０】
図４は、セルの消去、プログラミング、読み取り、及び論理動作の実行に関して、スイッチセルに印加されるそれぞれの電圧を説明するテーブルである。消去は、個々の行に関して選択的に実行され得るか、もしくは全配列に関して全体的に実行され得る。各個々のセルは、行及び列を選択することによってプログラムされることができる。セルは、行及び列を選択することによって個々に読み取られることができる。ＦＰＧＡの動作の間、全ての行、及び一部の列は、同じ電圧でバイアスをかけられると共に、各個々のセルは、ＦＰＧＡ回路におけるその個々の機能を備えており、それにより、セルのフローティングゲートの電圧状態が、２つのネットの間の相互接続を形成するか、または切断するかを決定する。消去、プログラミング、または読み取りの間に選択された行は、用語“ＳＲ”によって示され、一方選択されない行は用語“ＵＲ”によって示される。プログラミング、または読み取りの間に選択された列は、用語“ＳＣ”によって示され、一方選択されない列は、用語“ＵＣ”によって示される。テーブルにおいて供給された電圧は、ほぼ０．１６［um］程度のスイッチトランジスタ及び検知トランジスタのチャンネルの長さと、ほぼ８〜１０［nm］程度のトンネル酸化物の厚さとに関する概算値である。
【００２１】
セルは、消去動作４１０により、消去されるべきセルの行ラインに“−１６”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“０”ボルト印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルト印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にすることによって、消去される。
【００２２】
以下の動作では、選択されたセル、または選択された複数のセルをプログラムするために、連結されたセルに電圧が印加される。プログラム動作４２０は、選択された行、及び選択された列におけるセルに電圧を印加する。プログラム動作４２０において、以下の電圧がセルに印加される。消去されるべきセルの行ラインに“８”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“−８”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“−８”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０〜８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。プログラム動作４３０は、選択された行、及び任意抽出の列におけるセルに電圧を印加する。プログラム動作４３０において、以下の電圧が指定されたセルに印加される。消去されるべきセルの行ラインに“８”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“０”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“−８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。プログラム動作４４０は、任意抽出の行、及び選択された列におけるセルに電圧を印加する。プログラム動作４４０において、以下の電圧が指定されたセルに印加される。消去されるべきセルの行ラインに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“−８”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“−８”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“−８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。プログラム動作４５０は、任意抽出の行、及び任意抽出の列におけるセルに電圧を印加する。プログラム動作４５０において、以下の電圧が指定されたセルに印加される。消去されるべきセルの行ラインに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“０”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“−８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。
【００２３】
読み取り動作は、以下の方法において実行される。読み取り動作４６０は、選択された行、及び選択された列におけるセルに電圧を印加する。読み取り動作４６０は、指定されたセルに以下の電圧を印加する。セルの行ラインに“Ｖｔ”を印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“１”ボルトを印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。読み取り動作４７０は、任意抽出の行、及び選択された列におけるセルに電圧を印加する。読み取り動作４７０は、指定されたセルに以下の電圧を印加する。セルの行ラインに“−６”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“１”ボルトを印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。
【００２４】
論理動作４８０は、セルのプログラムされた動作を実行するために、セルに電圧を印加する。論理動作４８０は、指定されたセルに以下の電圧を印加する。セルの行ラインに“１．５”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“１．５”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“１．５”ボルトを印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０〜１．５”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０〜１．５”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。
【００２５】
ここで、図１及び図４を参照すると、消去、プログラミング、読み取り、及びプログラム可能な相互接続セル１０の動作のための電圧が説明される。ｎ−ウェルノード４９は、常にｐ−ウェルノード４８より更に高い電圧、または等しい電圧でなければならない。これは、ｎ−ウェルノード４９を“０［Ｖ］”に接続することによって最も容易に達成され得る。
【００２６】
プログラム可能な相互接続セル１０を消去するために、プログラム可能な相互接続セル１０の選択された行ライン４４は、“−１６”ボルトまで下げられ、一方、ｐ−ウェルノード４９、列ライン４１と列ライン４２との内の少なくとも１つ、及びスイッチ２０のソース領域２１とドレイン領域２２との内の少なくとも１つはアースに接続される。第２の列ライン４１、または第２の列ライン４２、及びスイッチトランジスタ２０の第２のソース領域２１、または第２のドレイン領域２２は、同様にアースに接続されるか、またはフローティング状態のいずれかであることができる。この状態の間、フローティングゲートノード４３からの電子は、トンネリング領域２６、及びトンネリング領域３６を通じて除去されることになる。消去の後で、制御ゲート電圧が“０［Ｖ］”に戻るように切り替えられる時、正電荷がフローティングゲートノード４３上に残ることになる。消去の間、選択されなかった列ラインは“０Ｖ”を維持すると共に、これらの行におけるセル１０のフローティングゲート４３は、電子を解き放すことなく、それらの状態を変えないことになる。
【００２７】
プログラム可能な相互接続セル１０をプログラムするために、選択された行ライン４４（“ＳＲ”）に“＋８”ボルトが印加され、一方全ての他の選択されない行ライン４４（“ＵＲ”）は“０［Ｖ］”で保持される。ｐ−ウェルノード４８は、“−８［Ｖ］”でバイアスをかけられることになる。選択された列（“ＳＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“−８［Ｖ］”でバイアスされ、一方列ライン４１及び列ライン４２の内の他方は、“−８［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“０［Ｖ］”でバイアスされ、一方選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の他方は、“０［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。配列における各スイッチ２０のソース領域２１、及びドレイン領域２２の内の少なくとも１つは、接地トランジスタ６０によって“０［Ｖ］”でバイアスされなければならない。これは、消去／プログラミングモード信号７３に“１．５［Ｖ］”の正の電圧を適用することにより全てのトランジスタ６０をターンオンすることによって達成される。この状態において、電子は、選択された行及び選択された列における選択されたセルの検知デバイス３０のチャンネル３５から検知デバイス３０のフローティングゲート３３まで、トンネリング領域３６を通じて通り抜けることになる。選択されない列の全てのチャンネル３５が“０［Ｖ］”であると共に、選択されない行の全ての制御ゲートが“０［Ｖ］”であるので、選択されない行“ＵＲ”、または選択されない列“ＵＣ”の中の選択されないセルには、目立つトンネリングがない。選択された行、選択された列、及びｐ−ウェルノードを“０［Ｖ］”に戻すように切り替えた後で、選択されたセルのフローティングゲートノード４３上には残された負電荷があることになり、一方選択されないセルのフローティングゲートノード４３の状態は、プログラム動作の間に変わらなかったことになる。
【００２８】
読み取り動作の間に、選択された列のソース列ライン４１は、“０［Ｖ］”に接続されると共に、選択されない行は、全ての検知トランジスタ３０をそれらの状態（最初のフローティングゲート電圧）とは無関係にターンオフするために、ほぼ“−６［Ｖ］”程度の負電圧でバイアスをかけられる。選択された行の電圧が印加されることになる。選択されたセル１０のフローティングゲートノード４３の初期電圧に応じて、検知デバイス３０は、ターンオンされるか、またはターンオフされるかのいずれかとなる。外部の検知回路は、ドレイン列ライン４２に、ほぼ“１［Ｖ］”程度の電圧でバイアスをかけて、電流を検知するか、または選択された列のドレイン列ライン４２に電流を強制的に流して、ドレイン列ライン４２における電圧を検知するかのいずれかを行うと共に、その結果（セルのフローティングゲートの初期電圧に基づいてプログラムされた、または消去された）セルの状態を読み取る。選択された行電圧を変えることによって、プログラムされた状態と消去された状態との間のフローティングゲートの初期電圧の検知トリップポイント（sense trip point）は変えられ得る。
【００２９】
ＦＰＧＡの機能的な動作の間、ＦＰＧＡの性能を最適化するために、全ての行ライン４４は、全ての列ライン４１及び列ライン４２と同様に、“１．５［Ｖ］”のような中間の電圧でバイアスされることができる。
【００３０】
説明されたプログラム可能な相互接続セルは、スイッチトランジスタ２０の制御ゲート２４とフローティングゲート２３との間に６０［％］の一般的な結合比率を有し、スイッチトランジスタ２０のフローティングゲート２３とソース２１との間、ドレイン２２とチャンネル領域２５との間に３５［％］の結合比率を有していると共に、検知トランジスタ３０のフローティングゲート３３とソース３１との間、ドレイン３２とチャンネル領域３５の間に５［％］の結合比率を有している。
【００３１】
本発明の実施例、及びアプリケーションが示されると共に説明される一方、上述の内容より更に多くの修正が、ここに示された発明概念からはずれずに可能であるということが、当業者にとっては明白である。従って、本発明は、付加されたクレームの精神を除いて制限されるべきではない。
【図面の簡単な説明】
【００３２】
【図１】フィールドプログラマブルゲートアレイ構造において使用される、本発明によるプログラム可能な相互接続セルの単純化された構成図である。
【図２】図１のプログラム可能な相互接続セルのセル構造の平面図である。
【図３】図２の平面図の垂直線に沿ったプログラム可能な相互接続セルの横断面図である。
【図４】消去、プログラミング、読み取り、及びプログラム可能な相互接続セルの動作を目的として、本発明のプログラム可能な相互接続セルに印加され得る代表的な電位を示すチャートである。
【符号の説明】
【００３３】
１０ 相互接続セル
１５ プログラム可能な交点
２０ スイッチトランジスタ
２１ ソース領域
２２ ドレイン領域
２３ フローティングゲート
２４ 制御ゲート
２５ チャンネル領域
２６ “Fowler-Nordham”トンネリング領域
２８ バルク接続
３０ 検知トランジスタ
３１ ソース領域
３２ ドレイン領域
３３ フローティングゲート
３４ 制御ゲート
３５ チャンネル領域
３６ “Fowler-Nordham”トンネリング領域
３８ バルク接続
４１ ソース列ライン
４２ ドレイン列ライン
４４ 行ライン
４７ ダイオード
４８ トリプル構造ｐ−ウェル
４９ ｎ−ウェル
５１ 経路指定トラック
５２ 経路指定トラック
６０ 接地トランジスタ
６１ ソース領域
６２ ドレイン領域
６３ ゲート
６８ バルク
７３ 消去／プログラムモード信号ライン
１１０ 相互接続素子セル
１２０ スイッチトランジスタ
１２１ ソース領域
１２２ ドレイン領域
１２３ フローティングゲート
１２４ 制御ゲート
１３０ 検知トランジスタ
１３１ ソース領域
１３２ ドレイン領域
１３３ フローティングゲート
１３４ 制御ゲート
１４３ ポリシリコン沈澱物
１４４ ポリシリコン沈澱物
１４８ ｐ−ウェル
１４９ ｎ−ウェル
１８０ 酸化物アイソレーション領域
２１０ 相互接続セル
２２０ スイッチトランジスタ
２２１ ソース領域
２２２ ドレイン領域
２３０ 検知トランジスタ
２３１ ソース領域
２３２ ドレイン領域
２４１ 接点
２４２ 接点
２４３ フローティングゲート
２４４ 制御ゲート
２４８ トリプル構造ｐ−ウェル
２４９ ｎ−ウェル
２５１ 接点
２５２ 接点
【技術分野】
【０００１】
本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）集積回路に関するものである。更に特に、本発明は、再プログラム可能なＦＰＧＡデバイスに関すると共に、再プログラム可能なＦＰＧＡデバイスにおいて利用者回路を構成するためのプログラム可能な相互接続セルデバイスに関するものである。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は、当該技術において知られている。ＦＰＧＡデバイスは、２つのカテゴリのうちの１つに分類されることができる。ＦＰＧＡデバイスの１つのカテゴリは、一度だけプログラム可能（one-time programmable）であると共に、プログラム可能な接続を形成するために、アンチヒューズ（antifuse）のような素子を使用する。ＦＰＧＡデバイスのもう一方のカテゴリは、プログラム可能であると共に、プログラム可能な接続を形成するために、トランジスタスイッチを使用する。
【０００３】
一般的に、ＦＰＧＡが利用者によって定義された関数を有する集積回路に構成され得るように、ＦＰＧＡは、論理素子の配列、及び多くの何十万ものプログラム可能な相互接続セルによる配線相互接続を有している。各プログラム可能な相互接続セル、またはスイッチは、配線相互接続を形成するか、または配線相互接続を切断するために、もしくは、関数、または論理素子の関数を設定するために、集積回路内において２つの回路ノードを接続することができる。
【０００４】
再プログラム可能なＦＰＧＡデバイスは、プログラム可能な素子を制御するのに使用されるプログラム情報を記憶するために、いくつかの手段を備えている。“EPROM”、“EEPROM”、“不揮発性RAM”、及び“フラッシュメモリ装置”のような不揮発性メモリデバイスは、ＦＰＧＡアプリケーションの類におけるプログラミング情報を記憶するために全て提案されたか、あるいはＦＰＧＡアプリケーションの類におけるプログラミング情報を記憶するために使用される。
【０００５】
理想的なメモリデバイスは、密度を最適化し、重要なメモリを不揮発性の状態に維持すると共に、プログラム及び再プログラムすることが容易で、かつ迅速に読み取られる。いくつかの不揮発性メモリデバイスは、他のものより上述の要求を更に満たす。例えば、“EPROM”は高密度であるが、しかしながら、それらは消去のために紫外光にさらされなければならない。“EEPROM”は、電気的にバイト消去できるが、しかし、あまり信頼できないと共に、最も低い密度を有する。しかしながら、フラッシュメモリデバイスは、高速の構造に帰着する、低コスト、高密度、低電力、高信頼性のデバイスである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プログラム可能な相互接続セルに関する技術において、低コストで、高密度を有し、低い電力消費を有し、かつ非常に信頼できるメモリ要素を有する必要性がある。同様に、ＦＰＧＡセルに関する技術において、前述の能力を備えるスイッチ素子、及び検知素子を有する必要性がある。
【課題を解決するための手段】
【０００７】
本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに接続されると共に、第２のプログラミングノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
【０００８】
本発明の特徴、及び利点の更に良い理解は、発明、及び発明の原理が利用される実例となる実施例を示した添付図面の以下の詳細な記述の参照によって獲得されることになる。
【発明を実施するための最良の形態】
【０００９】
当業者は、本発明の以下の記述が実例となるだけで、何らかの方法で制限しないことを認識することになる。本発明の他の実施例は、そのような当業者に容易に提案されることになる。
【００１０】
本発明は、プログラム可能な論理回路において使用するためのプログラム可能な相互接続を開示する。更に明確には、本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のためのプログラム可能な相互接続を開示する。プログラム可能な相互接続の各々は、第１の回路ノード及び第２の回路ノードにそれぞれ接続されたソース／ドレインを備えるスイッチトランジスタと、セルのメモリ素子を形成する検知トランジスタとを有することができる。
【００１１】
図１は、本発明のプログラム可能な相互接続セル１０の図である。プログラム可能な相互接続セル１０は、スイッチトランジスタ２０、及び検知トランジスタ３０を備える。スイッチトランジスタ２０は、トランジスタのスイッチのソース領域２１、及びトランジスタのスイッチのドレイン領域２２を更に有する。プログラム可能な相互接続セル１０は、利用者回路の要求に従って、スイッチトランジスタがプログラムされたか、もしくはプログラムされない状態のままとされたかに応じて、プログラム可能な交点１５において、スイッチトランジスタ２０を通じて２つの経路指定トラック５１と経路指定トラック５２との間の接続を形成するか、または切断する。スイッチのソース領域２１は、経路指定トラック５１に接続されていると共に、スイッチの検知領域（ドレイン領域）２２は、経路指定トラック５２に接続されている。スイッチトランジスタ２０は、フローティングゲート２３を備えている。スイッチトランジスタ２０のフローティングゲート２３は、検知トランジスタ３０のフローティングゲート３３に接続されると共に、以下の更なる詳細において論じられることになる。
【００１２】
検知トランジスタ３０は、ソース領域３１、及びドレイン領域３２を備えている。検知トランジスタ３０のソース３１は、同様にソース列ライン（source column line）４１に接続されていると共に、ドレイン３２は、ドレイン列ライン（drain column line）４２に接続されている。列ライン４１、及び列ライン４２は、それぞれ、列内の検知トランジスタ３０の全てのソース領域、及びドレイン領域に接続されている。検知トランジスタ３０は、フローティングゲート３３を備えている。スイッチトランジスタ２０のフローティングゲート２３、及び検知トランジスタ３０のフローティングゲート３３は、一緒に接続される。
【００１３】
スイッチトランジスタ２０は、チャンネル領域２５を備える。検知トランジスタ３０は、チャンネル領域３５を備える。スイッチトランジスタ２０のフローティングゲート２３とチャンネル２５との間に“Fowler-Nordham”トンネリング領域２６がある。検知トランジスタ３０のフローティングゲート３３とチャンネル３５との間に“Fowler-Nordham”トンネリング領域３６がある。“Fowler-Nordham”トンネリングは、当業者に良く知られていると共に、開示を過度に複雑にし、その結果本発明を不明瞭にすることを回避するために、ここでは論じられない。
【００１４】
スイッチトランジスタの制御ゲート２４、及び検知トランジスタの制御ゲート３４は、行ライン（row line）４４に接続されている。行ライン４４は、行の中において、全てのセル１０の全ての制御ゲート２４、及び制御ゲート３４を接続する。スイッチデバイス２０と、検知デバイス３０の両方は、トリプル構造ｐ−ウェル４８に位置している。トリプル構造ｐ−ウェル４８は、配列の中の全てのセル１０に対して全体的である。全てのスイッチトランジスタ２０のバルク接続２８、及び全ての検知トランジスタ３０のバルク接続３８は、従ってトリプル構造ｐ−ウェルノード４８に接続されている。トリプル構造ｐ−ウェル４８は、ｎ−ウェル４９内に位置していると共に、ｐ−ウェルからｎ−ウェルに対するダイオード４７によって図の中に表される。
【００１５】
接地トランジスタ６０は、ソース領域６１、ドレイン領域６２、ゲート６３、及びバルク６８を備えている。このトランジスタ６０のソース領域６１、及びバルク６８は、アース（グランド）に接続されている。トランジスタ６０のゲート６３は、全体的な消去／プログラムモード信号ライン７３に接続されている。スイッチトランジスタ２０のソース領域２１か、またはドレイン領域２２のいずれかの内の少なくとも１つは、経路指定の構造を超えて、接地トランジスタ６０のドレイン領域６３に接続される必要がある。図１において示されたように、接地トランジスタ６０のドレイン領域６３は、この要求を満たすために、スイッチトランジスタ２０のドレイン領域２２に接続する経路指定トラック５２に接続されている。別の実施例において、接地トランジスタ６０のドレイン領域６３は、経路指定トラック５１に接続されることができる。更にもう一つの実施例において、接地トランジスタ６０のドレイン領域６３は、経路指定トラック５２に接続されることができると共に、別の接地トランジスタ６０の別のドレイン領域６３は、経路指定トラック５１に接続されることができる。
【００１６】
一実施例があるが、しかしながら、全てのセルが（セルのソース側か、またはドレイン側のいずれかにおいて）接地トランジスタに接続される必要はない。この実施例において、ソース側か、またはドレイン側のいずれかは、アースに配線接続されるか、もしくは供給電圧に配線接続されると共に、メモリ動作の間、アースに接続される。この場合、少なくともセルの一方の側は、“０”ボルトである。
【００１７】
図２は、図１のプログラム可能な相互接続素子の平面図である。図２は、更に、スイッチトランジスタ２２０及び検知トランジスタ２３０を備えるプログラム可能な相互接続セル２１０の配置を説明する。ポリシリコンのフローティングゲート２４３は、トランジスタ２２０と、トランジスタ２３０の両方を覆うが、しかしセル２１０の端部には及ばず、一方自己整合されたポリシリコンの制御ゲート２４４は、フローティングゲート２４３の全体を覆うと共に、セル２１０の端部に及ぶ。自己整合されたポリシリコンの制御ゲート２４４は、同じ行の中において、隣接のセル２１０のポリシリコンの制御ゲート２４４に接続する。
【００１８】
ＦＰＧＡの利用者が設定可能な回路の回路ノードを形成する接点２５１、及び接点２５２は、回路ノードと接触するために、スイッチトランジスタ２２０のソース領域２２１及びドレイン領域２２２に対して供給される。回路ノードを形成する接点２４１、及び接点２４２は、検知トランジスタ２３０のソース領域２３１及びドレイン領域２３２に接続される。全てのセルのスイッチトランジスタ２２０、及び検知トランジスタ２３０の両方は、同じ高電圧のトリプル構造ｐ−ウェル２４８に位置している。高電圧のトリプル構造ｐ−ウェル２４８は、高電圧のｎ−ウェル２４９の中に位置している。
【００１９】
図３は、図２のプログラム可能な相互接続セル２１０のスイッチトランジスタ２２０と、検知トランジスタ２３０の両方を貫く縦軸に沿った、プログラム可能な相互接続素子セル１１０の横断面図である。プログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９の内部に蒸着された、高電圧のトリプル構造のｐ−ウェル１４８を備える。全てのプログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９に設置される高電圧のトリプル構造のｐ−ウェル１４８に位置している。プログラム可能な相互接続セル１１０は、高電圧のｐ−ウェル１４８内に作られたスイッチトランジスタ１２０、及び検知トランジスタ１３０を備える。ソース／ドレイン移植片（source/drain implants）によって形成されるスイッチトランジスタ１２０のソース領域１２１及びドレイン領域１２２は、酸化物アイソレーション領域（oxide isolation region）１８０によって、検知トランジスタ１３０のソース領域１３１及びドレイン領域１３２から水平に分離される。スイッチトランジスタ１２０のフローティングゲート１２３、及び検知トランジスタ１３０のフローティングゲート１３３は、ポリシリコン沈澱物（polysilicon deposit）１４３によって接続される。スイッチトランジスタ１２０の制御ゲート１２４、及び検知トランジスタ１３０の制御ゲート１３４は、ポリシリコン沈澱物１４４によって接続される。
【００２０】
図４は、消去／プログラミング／読み取り、及び論理動作に関するそれぞれの電圧を説明するテーブルである。消去は、個々の行に関して選択的に実行され得るか、もしくは全配列に関して全体的に実行され得る。各個々のセルは、行及び列を選択することによってプログラムされることができる。セルは、行及び列を選択することによって個々に読み取られることができる。ＦＰＧＡの動作の間、全ての行、及び一部の列は、同じ電圧でバイアスをかけられると共に、各個々のセルは、ＦＰＧＡ回路におけるその個々の機能を備えており、それにより、セルのフローティングゲートの電圧状態が、２つのネットの間の相互接続を形成するか、または切断するかを決定する。消去、プログラミング、または読み取りの間に選択された行は、用語“ＳＲ”によって示され、一方選択されない行は用語“ＵＲ”によって示される。プログラミング、または読み取りの間に選択された列は、用語“ＳＣ”によって示され、一方選択されない列は、用語“ＵＣ”によって示される。テーブルにおいて供給された電圧は、ほぼ０．１６［um］程度のスイッチトランジスタ及び検知トランジスタのチャンネルの長さと、ほぼ８〜１０［nm］程度のトンネル酸化物の厚さとに関する概算値である。
【００２１】
ここで、図１及び図４を参照すると、消去、プログラミング、読み取り、及びプログラム可能な相互接続セル１０の動作のための電圧が説明される。ｎ−ウェルノード４９は、常にｐ−ウェルノード４８より更に高い電圧、または等しい電圧でなければならない。これは、ｎ−ウェルノード４９を“０［Ｖ］”に接続することによって最も容易に達成され得る。
【００２２】
プログラム可能な相互接続セル１０を消去するために、プログラム可能な相互接続セル１０の選択された行ライン４４は、“−１６”ボルトまで下げられ、一方、ｐ−ウェルノード４９、列ライン４１と列ライン４２との内の少なくとも１つ、及びスイッチ２０のソース領域２１とドレイン領域２２との内の少なくとも１つはアースに接続される。第２の列ライン４１、または第２の列ライン４２、及びスイッチトランジスタ２０の第２のソース領域２１、または第２のドレイン領域２２は、同様にアースに接続されるか、またはフローティング状態のいずれかであることができる。この状態の間、フローティングゲートノード４３からの電子は、トンネリング領域２６、及びトンネリング領域３６を通じて除去されることになる。消去の後で、制御ゲート電圧が“０［Ｖ］”に戻るように切り替えられる時、正電荷がフローティングゲートノード４３上に残ることになる。消去の間、選択されなかった列ラインは“０Ｖ”を維持すると共に、これらの行におけるセル１０のフローティングゲート４３は、電子を解き放すことなく、それらの状態を変えないことになる。
【００２３】
プログラム可能な相互接続セル１０をプログラムするために、選択された行ライン４４（“ＳＲ”）に“＋８”ボルトが印加され、一方全ての他の選択されない行ライン４４（“ＵＲ”）は“０［Ｖ］”で保持される。ｐ−ウェルノード４８は、“−８［Ｖ］”でバイアスをかけられることになる。選択された列（“ＳＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“−８［Ｖ］”でバイアスされ、一方列ライン４１及び列ライン４２の内の他方は、“−８［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“０［Ｖ］”でバイアスされ、一方選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の他方は、“０［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。配列における各スイッチ２０のソース領域２１、及びドレイン領域２２の内の少なくとも１つは、接地トランジスタ６０によって“０［Ｖ］”でバイアスされなければならない。これは、消去／プログラミングモード信号７３に“１．５［Ｖ］”の正の電圧を適用することにより全てのトランジスタ６０をターンオンすることによって達成される。この状態において、電子は、選択された行及び選択された列における選択されたセルの検知デバイス３０のチャンネル３５から検知デバイス３０のフローティングゲート３３まで、トンネリング領域３６を通じて通り抜けることになる。選択されない列の全てのチャンネル３５が“０［Ｖ］”であると共に、選択されない行の全ての制御ゲートが“０［Ｖ］”であるので、選択されない行“ＵＲ”、または選択されない列“ＵＣ”の中の選択されないセルには、目立つトンネリングがない。選択された行、選択された列、及びｐ−ウェルノードを“０［Ｖ］”に戻すように切り替えた後で、選択されたセルのフローティングゲートノード４３上には残された負電荷があることになり、一方選択されないセルのフローティングゲートノード４３の状態は、プログラム動作の間に変わらなかったことになる。
【００２４】
読み取り動作の間に、選択された列のソース列ライン４１は、“０［Ｖ］”に接続されると共に、選択されない行は、全ての検知トランジスタ３０をそれらの状態（最初のフローティングゲート電圧）とは無関係にターンオフするために、ほぼ“−６［Ｖ］”程度の負電圧でバイアスをかけられる。選択された行の電圧が印加されることになる。選択されたセル１０のフローティングゲートノード４３の初期電圧に応じて、検知デバイス３０は、ターンオンされるか、またはターンオフされるかのいずれかとなる。外部の検知回路は、ドレイン列ライン４２に、ほぼ“１［Ｖ］”程度の電圧でバイアスをかけて、電流を検知するか、または選択された列のドレイン列ライン４２に電流を強制的に流して、ドレイン列ライン４２における電圧を検知するかのいずれかを行うと共に、その結果（セルのフローティングゲートの初期電圧に基づいてプログラムされた、または消去された）セルの状態を読み取る。選択された行電圧を変えることによって、プログラムされた状態と消去された状態との間のフローティングゲートの初期電圧の検知トリップポイント（sense trip point）は変えられ得る。
【００２５】
ＦＰＧＡの機能的な動作の間、ＦＰＧＡの性能を最適化するために、全ての行ライン４４は、全ての列ライン４１及び列ライン４２と同様に、“１．５［Ｖ］”のような中間の電圧でバイアスされることができる。
【００２６】
説明されたプログラム可能な相互接続セルは、スイッチトランジスタ２０の制御ゲート２４とフローティングゲート２３との間に６０［％］の一般的な結合比率を有し、スイッチトランジスタ２０のフローティングゲート２３とソース２１との間、ドレイン２２とチャンネル領域２５との間に３５［％］の結合比率を有していると共に、検知トランジスタ３０のフローティングゲート３３とソース３１との間、ドレイン３２とチャンネル領域３５の間に５［％］の結合比率を有している。
【００２７】
本発明の実施例、及びアプリケーションが示されると共に説明される一方、上述の内容より更に多くの修正が、ここに示された発明概念からはずれずに可能であるということが、当業者にとっては明白である。従って、本発明は、付加されたクレームの精神を除いて制限されるべきではない。
【図面の簡単な説明】
【００２８】
【図１】フィールドプログラマブルゲートアレイ構造において使用される、本発明によるプログラム可能な相互接続セルの単純化された構成図である。
【図２】図１のプログラム可能な相互接続セルのセル構造の平面図である。
【図３】図２の平面図の垂直線に沿ったプログラム可能な相互接続セルの横断面図である。
【図４】消去、プログラミング、読み取り、及びプログラム可能な相互接続セルの動作を目的として、本発明のプログラム可能な相互接続セルに印加され得る代表的な電位を示すチャートである。
【符号の説明】
【００２９】
１０ 相互接続セル
１５ プログラム可能な交点
２０ スイッチトランジスタ
２１ ソース領域
２２ ドレイン領域
２３ フローティングゲート
２４ 制御ゲート
２５ チャンネル領域
２６ “Fowler-Nordham”トンネリング領域
２８ バルク接続
３０ 検知トランジスタ
３１ ソース領域
３２ ドレイン領域
３３ フローティングゲート
３４ 制御ゲート
３５ チャンネル領域
３６ “Fowler-Nordham”トンネリング領域
３８ バルク接続
４１ ソース列ライン
４２ ドレイン列ライン
４４ 行ライン
４７ ダイオード
４８ トリプル構造ｐ−ウェル
４９ ｎ−ウェル
５１ 経路指定トラック
５２ 経路指定トラック
６０ 接地トランジスタ
６１ ソース領域
６２ ドレイン領域
６３ ゲート
６８ バルク
７３ 消去／プログラムモード信号ライン
１１０ 相互接続素子セル
１２０ スイッチトランジスタ
１２１ ソース領域
１２２ ドレイン領域
１２３ フローティングゲート
１２４ 制御ゲート
１３０ 検知トランジスタ
１３１ ソース領域
１３２ ドレイン領域
１３３ フローティングゲート
１３４ 制御ゲート
１４３ ポリシリコン沈澱物
１４４ ポリシリコン沈澱物
１４８ ｐ−ウェル
１４９ ｎ−ウェル
１８０ 酸化物アイソレーション領域
２１０ 相互接続セル
２２０ スイッチトランジスタ
２２１ ソース領域
２２２ ドレイン領域
２３０ 検知トランジスタ
２３１ ソース領域
２３２ ドレイン領域
２４１ 接点
２４２ 接点
２４３ フローティングゲート
２４４ 制御ゲート
２４８ トリプル構造ｐ−ウェル
２４９ ｎ−ウェル
２５１ 接点
２５２ 接点
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）集積回路に関するものである。更に特に、本発明は、再プログラム可能なＦＰＧＡデバイスに関すると共に、再プログラム可能なＦＰＧＡデバイスにおいて利用者回路を構成するためのプログラム可能な相互接続セルデバイスに関するものである。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は、当該技術において知られている。ＦＰＧＡデバイスは、２つのカテゴリのうちの１つに分類されることができる。ＦＰＧＡデバイスの１つのカテゴリは、一度だけプログラム可能（one-time programmable）であると共に、プログラム可能な接続を形成するために、アンチヒューズ（antifuse）のような素子を使用する。ＦＰＧＡデバイスのもう一方のカテゴリは、プログラム可能であると共に、プログラム可能な接続を形成するために、トランジスタスイッチを使用する。
【０００３】
一般的に、ＦＰＧＡが利用者によって定義された関数を有する集積回路に構成され得るように、ＦＰＧＡは、論理素子の配列、及び多くの何十万ものプログラム可能な相互接続セルによる配線相互接続を有している。各プログラム可能な相互接続セル、またはスイッチは、配線相互接続を形成するか、または配線相互接続を切断するために、もしくは、関数、または論理素子の関数を設定するために、集積回路内において２つの回路ノードを接続することができる。
【０００４】
再プログラム可能なＦＰＧＡデバイスは、プログラム可能な素子を制御するのに使用されるプログラム情報を記憶するために、いくつかの手段を備えている。“EPROM”、“EEPROM”、“不揮発性RAM”、及び“フラッシュメモリ装置”のような不揮発性メモリデバイスは、ＦＰＧＡアプリケーションの類におけるプログラミング情報を記憶するために全て提案されたか、あるいは再プログラム可能なＦＰＧＡアプリケーションにおけるプログラミング情報を記憶するために使用される。
【０００５】
理想的なメモリデバイスは、密度を最適化し、重要なメモリを不揮発性の状態に維持すると共に、プログラム及び再プログラムすることが容易で、かつ迅速に読み取られる。いくつかの不揮発性メモリデバイスは、他のものより上述の要求を更に満たす。例えば、“EPROM”は高密度であるが、しかしながら、それらは消去のために紫外光にさらされなければならない。“EEPROM”は、電気的にバイト消去できるが、しかし、あまり信頼できないと共に、最も低い密度を有する。しかしながら、フラッシュメモリデバイスは、高速の構造に帰着する、低コスト、高密度、低電力、高信頼性のデバイスである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プログラム可能な相互接続セルに関する技術において、低コストで、高密度を有し、低い電力消費を有し、かつ非常に信頼できるメモリ要素を有する必要性がある。同様に、ＦＰＧＡセルに関する技術において、前述の能力を備えるスイッチ素子、及び検知素子を有する必要性がある。
【課題を解決するための手段】
【０００７】
本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに接続されると共に、第２のプログラミングノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
【０００８】
本発明の特徴、及び利点の更に良い理解は、発明、及び発明の原理が利用される実例となる実施例を示した添付図面の以下の詳細な記述の参照によって獲得されることになる。
【発明を実施するための最良の形態】
【０００９】
当業者は、本発明の以下の記述が実例となるだけで、何らかの方法で制限しないことを認識することになる。本発明の他の実施例は、そのような当業者に容易に提案されることになる。
【００１０】
本発明は、プログラム可能な論理回路において使用するためのプログラム可能な相互接続を開示する。更に明確には、本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のためのプログラム可能な相互接続を開示する。プログラム可能な相互接続の各々は、第１の回路ノード及び第２の回路ノードにそれぞれ接続されたソース／ドレインを備えるスイッチトランジスタと、セルのメモリ素子を形成する検知トランジスタとを有することができる。
【００１１】
図１は、本発明のプログラム可能な相互接続セル１０の図である。プログラム可能な相互接続セル１０は、スイッチトランジスタ２０、及び検知トランジスタ３０を備える。スイッチトランジスタ２０は、トランジスタのスイッチのソース領域２１、及びトランジスタのスイッチのドレイン領域２２を更に有する。プログラム可能な相互接続セル１０は、利用者回路の要求に従って、スイッチトランジスタがプログラムされたか、もしくはプログラムされない状態のままとされたかに応じて、プログラム可能な交点１５において、スイッチトランジスタ２０を通じて２つの経路指定トラック５１と経路指定トラック５２との間の接続を形成するか、または切断する。スイッチのソース領域２１は、経路指定トラック５１に接続されていると共に、スイッチの検知領域（ドレイン領域）２２は、経路指定トラック５２に接続されている。スイッチトランジスタ２０は、フローティングゲート２３を備えている。スイッチトランジスタ２０のフローティングゲート２３は、検知トランジスタ３０のフローティングゲート３３に接続されると共に、以下の更なる詳細において論じられることになる。
【００１２】
検知トランジスタ３０は、ソース領域３１、及びドレイン領域３２を備えている。検知トランジスタ３０のソース３１は、同様にソース列ライン（source column line）４１に接続されていると共に、ドレイン３２は、ドレイン列ライン（drain column line）４２に接続されている。列ライン４１、及び列ライン４２は、それぞれ、列内の検知トランジスタ３０の全てのソース領域、及びドレイン領域に接続されている。検知トランジスタ３０は、フローティングゲート３３を備えている。スイッチトランジスタ２０のフローティングゲート２３、及び検知トランジスタ３０のフローティングゲート３３は、一緒に接続される。
【００１３】
スイッチトランジスタ２０は、チャンネル領域２５を備える。検知トランジスタ３０は、チャンネル領域３５を備える。スイッチトランジスタ２０のフローティングゲート２３とチャンネル２５との間に“Fowler-Nordham”トンネリング領域２６がある。検知トランジスタ３０のフローティングゲート３３とチャンネル３５との間に“Fowler-Nordham”トンネリング領域３６がある。“Fowler-Nordham”トンネリングは、当業者に良く知られていると共に、開示を過度に複雑にし、その結果本発明を不明瞭にすることを回避するために、ここでは論じられない。
【００１４】
スイッチトランジスタの制御ゲート２４、及び検知トランジスタの制御ゲート３４は、行ライン（row line）４４に接続されている。行ライン４４は、行の中において、全てのセル１０の全ての制御ゲート２４、及び制御ゲート３４を接続する。スイッチデバイス２０と、検知デバイス３０の両方は、トリプル構造ｐ−ウェル４８に位置している。トリプル構造ｐ−ウェル４８は、配列の中の全てのセル１０に対して全体的である。全てのスイッチトランジスタ２０のバルク接続２８、及び全ての検知トランジスタ３０のバルク接続３８は、従ってトリプル構造ｐ−ウェルノード４８に接続されている。トリプル構造ｐ−ウェル４８は、ｎ−ウェル４９内に位置していると共に、ｐ−ウェルからｎ−ウェルに対するダイオード４７によって図の中に表される。
【００１５】
接地トランジスタ６０は、ソース領域６１、ドレイン領域６２、ゲート６３、及びバルク６８を備えている。このトランジスタ６０のソース領域６１、及びバルク６８は、アース（グランド）に接続されている。トランジスタ６０のゲート６３は、全体的な消去／プログラムモード信号ライン７３に接続されている。スイッチトランジスタ２０のソース領域２１か、またはドレイン領域２２のいずれかの内の少なくとも１つは、経路指定の構造を超えて、接地トランジスタ６０のドレイン領域６２に接続される必要がある。図１において示されたように、接地トランジスタ６０のドレイン領域６２は、この要求を満たすために、スイッチトランジスタ２０のドレイン領域２２に接続する経路指定トラック５２に接続されている。別の実施例において、接地トランジスタ６０のドレイン領域６２は、経路指定トラック５１に接続されることができる。更にもう一つの実施例において、接地トランジスタ６０のドレイン領域６２は、経路指定トラック５２に接続されることができると共に、第２の接地トランジスタのドレイン領域は、経路指定トラック５１に接続されることができる（図示せず）。
【００１６】
一実施例があるが、しかしながら、全てのセルが（セルのソース側か、またはドレイン側のいずれかにおいて）接地トランジスタに接続される必要はない。この実施例において、ソース側か、またはドレイン側のいずれかは、アースに配線接続されるか、もしくは供給電圧に配線接続されると共に、メモリ動作の間、アースに接続される。この場合、少なくともセルの一方の側は、“０”ボルトである。
【００１７】
図２は、図１のプログラム可能な相互接続素子の平面図である。図２は、更に、スイッチトランジスタ２２０及び検知トランジスタ２３０を備えるプログラム可能な相互接続セル２１０の配置を説明する。ポリシリコンのフローティングゲート２４３は、トランジスタ２２０と、トランジスタ２３０の両方を覆うが、しかしセル２１０の端部には及ばず、一方自己整合されたポリシリコンの制御ゲート２４４は、フローティングゲート２４３の全体を覆うと共に、セル２１０の端部に及ぶ。自己整合されたポリシリコンの制御ゲート２４４は、同じ行の中において、隣接のセル２１０のポリシリコンの制御ゲート２４４に接続する。
【００１８】
ＦＰＧＡの利用者が設定可能な回路の回路ノードを形成する接点２５１、及び接点２５２は、回路ノードと接触するために、スイッチトランジスタ２２０のソース領域２２１及びドレイン領域２２２に対して供給される。回路ノードを形成する接点２４１、及び接点２４２は、検知トランジスタ２３０のソース領域２３１及びドレイン領域２３２に接続される。全てのセルのスイッチトランジスタ２２０、及び検知トランジスタ２３０の両方は、同じ高電圧のトリプル構造ｐ−ウェル２４８に位置している。高電圧のトリプル構造ｐ−ウェル２４８は、高電圧のｎ−ウェル２４９の中に位置している。
【００１９】
図３は、図２のプログラム可能な相互接続セル２１０のスイッチトランジスタ２２０と、検知トランジスタ２３０の両方を貫く縦軸に沿った、プログラム可能な相互接続素子セル１１０の横断面図である。プログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９の内部に蒸着された、高電圧のトリプル構造のｐ−ウェル１４８を備える。全てのプログラム可能な相互接続セル１１０は、高電圧のｎ−ウェル１４９に設置される高電圧のトリプル構造のｐ−ウェル１４８に位置している。プログラム可能な相互接続セル１１０は、高電圧のｐ−ウェル１４８内に作られたスイッチトランジスタ１２０、及び検知トランジスタ１３０を備える。ソース／ドレイン移植片（source/drain implants）によって形成されるスイッチトランジスタ１２０のソース領域１２１及びドレイン領域１２２は、酸化物アイソレーション領域（oxide isolation region）１８０によって、検知トランジスタ１３０のソース領域１３１及びドレイン領域１３２から水平に分離される。スイッチトランジスタ１２０のフローティングゲート１２３、及び検知トランジスタ１３０のフローティングゲート１３３は、ポリシリコン沈澱物（polysilicon deposit）１４３によって接続される。スイッチトランジスタ１２０の制御ゲート１２４、及び検知トランジスタ１３０の制御ゲート１３４は、ポリシリコン沈澱物１４４によって接続される。
【００２０】
図４は、セルの消去、プログラミング、読み取り、及び論理動作の実行に関して、スイッチセルに印加されるそれぞれの電圧を説明するテーブルである。消去は、個々の行に関して選択的に実行され得るか、もしくは全配列に関して全体的に実行され得る。各個々のセルは、行及び列を選択することによってプログラムされることができる。セルは、行及び列を選択することによって個々に読み取られることができる。ＦＰＧＡの動作の間、全ての行、及び一部の列は、同じ電圧でバイアスをかけられると共に、各個々のセルは、ＦＰＧＡ回路におけるその個々の機能を備えており、それにより、セルのフローティングゲートの電圧状態が、２つのネットの間の相互接続を形成するか、または切断するかを決定する。消去、プログラミング、または読み取りの間に選択された行は、用語“ＳＲ”によって示され、一方選択されない行は用語“ＵＲ”によって示される。プログラミング、または読み取りの間に選択された列は、用語“ＳＣ”によって示され、一方選択されない列は、用語“ＵＣ”によって示される。テーブルにおいて供給された電圧は、ほぼ０．１６［um］程度のスイッチトランジスタ及び検知トランジスタのチャンネルの長さと、ほぼ８〜１０［nm］程度のトンネル酸化物の厚さとに関する概算値である。
【００２１】
セルは、消去動作４１０により、消去されるべきセルの行ラインに“−１６”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“０”ボルト印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルト印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にすることによって、消去される。
【００２２】
以下の動作では、選択されたセル、または選択された複数のセルをプログラムするために、連結されたセルに電圧が印加される。プログラム動作４２０は、選択された行、及び選択された列におけるセルに電圧を印加する。プログラム動作４２０において、以下の電圧がセルに印加される。消去されるべきセルの行ラインに“８”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“−８”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“−８”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０〜８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。プログラム動作４３０は、選択された行、及び任意抽出の列におけるセルに電圧を印加する。プログラム動作４３０において、以下の電圧が指定されたセルに印加される。消去されるべきセルの行ラインに“８”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“０”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“−８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。プログラム動作４４０は、任意抽出の行、及び選択された列におけるセルに電圧を印加する。プログラム動作４４０において、以下の電圧が指定されたセルに印加される。消去されるべきセルの行ラインに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“−８”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“−８”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“−８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。プログラム動作４５０は、任意抽出の行、及び任意抽出の列におけるセルに電圧を印加する。プログラム動作４５０において、以下の電圧が指定されたセルに印加される。消去されるべきセルの行ラインに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“０”ボルトを印加するか、あるいはソース列ラインまたはドレイン列ラインの内のもう１つをフロート状態にし、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“−８”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。
【００２３】
読み取り動作は、以下の方法において実行される。読み取り動作４６０は、選択された行、及び選択された列におけるセルに電圧を印加する。読み取り動作４６０は、指定されたセルに以下の電圧を印加する。セルの行ラインに“Ｖｔ”を印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“１”ボルトを印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。読み取り動作４７０は、任意抽出の行、及び選択された列におけるセルに電圧を印加する。読み取り動作４７０は、指定されたセルに以下の電圧を印加する。セルの行ラインに“−６”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“０”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“１”ボルトを印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。
【００２４】
論理動作４８０は、セルのプログラムされた動作を実行するために、セルに電圧を印加する。論理動作４８０は、指定されたセルに以下の電圧を印加する。セルの行ラインに“１．５”ボルトを印加し、ソース列ラインまたはドレイン列ラインのいずれかの内の１つに“１．５”ボルトを印加し、ソース列ラインまたはドレイン列ラインの内のもう１つに“１．５”ボルトを印加し、セルのｐ−ウェルノードに“０”ボルトを印加し、セルのｎ−ウェルノードに“０”ボルトを印加し、スイッチトランジスタのソースとドレインの内のまず１つに“０〜１．５”ボルトを印加し、スイッチトランジスタのソースとドレインの内のもう１つに“０〜１．５”ボルトを印加するか、またはスイッチトランジスタのソースとドレインの内のもう１つをフロート状態にする。
【００２５】
ここで、図１及び図４を参照すると、消去、プログラミング、読み取り、及びプログラム可能な相互接続セル１０の動作のための電圧が説明される。ｎ−ウェルノード４９は、常にｐ−ウェルノード４８より更に高い電圧、または等しい電圧でなければならない。これは、ｎ−ウェルノード４９を“０［Ｖ］”に接続することによって最も容易に達成され得る。
【００２６】
プログラム可能な相互接続セル１０を消去するために、プログラム可能な相互接続セル１０の選択された行ライン４４は、“−１６”ボルトまで下げられ、一方、ｐ−ウェルノード４９、列ライン４１と列ライン４２との内の少なくとも１つ、及びスイッチ２０のソース領域２１とドレイン領域２２との内の少なくとも１つはアースに接続される。第２の列ライン４１、または第２の列ライン４２、及びスイッチトランジスタ２０の第２のソース領域２１、または第２のドレイン領域２２は、同様にアースに接続されるか、またはフローティング状態のいずれかであることができる。この状態の間、フローティングゲートノード４３からの電子は、トンネリング領域２６、及びトンネリング領域３６を通じて除去されることになる。消去の後で、制御ゲート電圧が“０［Ｖ］”に戻るように切り替えられる時、正電荷がフローティングゲートノード４３上に残ることになる。消去の間、選択されなかった列ラインは“０Ｖ”を維持すると共に、これらの行におけるセル１０のフローティングゲート４３は、電子を解き放すことなく、それらの状態を変えないことになる。
【００２７】
プログラム可能な相互接続セル１０をプログラムするために、選択された行ライン４４（“ＳＲ”）に“＋８”ボルトが印加され、一方全ての他の選択されない行ライン４４（“ＵＲ”）は“０［Ｖ］”で保持される。ｐ−ウェルノード４８は、“−８［Ｖ］”でバイアスをかけられることになる。選択された列（“ＳＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“−８［Ｖ］”でバイアスされ、一方列ライン４１及び列ライン４２の内の他方は、“−８［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の少なくとも１つは、“０［Ｖ］”でバイアスされ、一方選択されない列（“ＵＣ”）の列ライン４１及び列ライン４２の内の他方は、“０［Ｖ］”でバイアスされるか、またはフローティング状態にされるかのいずれかにされることができる。配列における各スイッチ２０のソース領域２１、及びドレイン領域２２の内の少なくとも１つは、接地トランジスタ６０によって“０［Ｖ］”でバイアスされなければならない。これは、消去／プログラミングモード信号７３に“１．５［Ｖ］”の正の電圧を適用することにより全てのトランジスタ６０をターンオンすることによって達成される。この状態において、電子は、選択された行及び選択された列における選択されたセルの検知デバイス３０のチャンネル３５から検知デバイス３０のフローティングゲート３３まで、トンネリング領域３６を通じて通り抜けることになる。選択されない列の全てのチャンネル３５が“０［Ｖ］”であると共に、選択されない行の全ての制御ゲートが“０［Ｖ］”であるので、選択されない行“ＵＲ”、または選択されない列“ＵＣ”の中の選択されないセルには、目立つトンネリングがない。選択された行、選択された列、及びｐ−ウェルノードを“０［Ｖ］”に戻すように切り替えた後で、選択されたセルのフローティングゲートノード４３上には残された負電荷があることになり、一方選択されないセルのフローティングゲートノード４３の状態は、プログラム動作の間に変わらなかったことになる。
【００２８】
読み取り動作の間に、選択された列のソース列ライン４１は、“０［Ｖ］”に接続されると共に、選択されない行は、全ての検知トランジスタ３０をそれらの状態（最初のフローティングゲート電圧）とは無関係にターンオフするために、ほぼ“−６［Ｖ］”程度の負電圧でバイアスをかけられる。選択された行の電圧が印加されることになる。選択されたセル１０のフローティングゲートノード４３の初期電圧に応じて、検知デバイス３０は、ターンオンされるか、またはターンオフされるかのいずれかとなる。外部の検知回路は、ドレイン列ライン４２に、ほぼ“１［Ｖ］”程度の電圧でバイアスをかけて、電流を検知するか、または選択された列のドレイン列ライン４２に電流を強制的に流して、ドレイン列ライン４２における電圧を検知するかのいずれかを行うと共に、その結果（セルのフローティングゲートの初期電圧に基づいてプログラムされた、または消去された）セルの状態を読み取る。選択された行電圧を変えることによって、プログラムされた状態と消去された状態との間のフローティングゲートの初期電圧の検知トリップポイント（sense trip point）は変えられ得る。
【００２９】
ＦＰＧＡの機能的な動作の間、ＦＰＧＡの性能を最適化するために、全ての行ライン４４は、全ての列ライン４１及び列ライン４２と同様に、“１．５［Ｖ］”のような中間の電圧でバイアスされることができる。
【００３０】
説明されたプログラム可能な相互接続セルは、スイッチトランジスタ２０の制御ゲート２４とフローティングゲート２３との間に６０［％］の一般的な結合比率を有し、スイッチトランジスタ２０のフローティングゲート２３とソース２１との間、ドレイン２２とチャンネル領域２５との間に３５［％］の結合比率を有していると共に、検知トランジスタ３０のフローティングゲート３３とソース３１との間、ドレイン３２とチャンネル領域３５の間に５［％］の結合比率を有している。
【００３１】
本発明の実施例、及びアプリケーションが示されると共に説明される一方、上述の内容より更に多くの修正が、ここに示された発明概念からはずれずに可能であるということが、当業者にとっては明白である。従って、本発明は、付加されたクレームの精神を除いて制限されるべきではない。
【図面の簡単な説明】
【００３２】
【図１】フィールドプログラマブルゲートアレイ構造において使用される、本発明によるプログラム可能な相互接続セルの単純化された構成図である。
【図２】図１のプログラム可能な相互接続セルのセル構造の平面図である。
【図３】図２の平面図の垂直線に沿ったプログラム可能な相互接続セルの横断面図である。
【図４】消去、プログラミング、読み取り、及びプログラム可能な相互接続セルの動作を目的として、本発明のプログラム可能な相互接続セルに印加され得る代表的な電位を示すチャートである。
【符号の説明】
【００３３】
１０ 相互接続セル
１５ プログラム可能な交点
２０ スイッチトランジスタ
２１ ソース領域
２２ ドレイン領域
２３ フローティングゲート
２４ 制御ゲート
２５ チャンネル領域
２６ “Fowler-Nordham”トンネリング領域
２８ バルク接続
３０ 検知トランジスタ
３１ ソース領域
３２ ドレイン領域
３３ フローティングゲート
３４ 制御ゲート
３５ チャンネル領域
３６ “Fowler-Nordham”トンネリング領域
３８ バルク接続
４１ ソース列ライン
４２ ドレイン列ライン
４４ 行ライン
４７ ダイオード
４８ トリプル構造ｐ−ウェル
４９ ｎ−ウェル
５１ 経路指定トラック
５２ 経路指定トラック
６０ 接地トランジスタ
６１ ソース領域
６２ ドレイン領域
６３ ゲート
６８ バルク
７３ 消去／プログラムモード信号ライン
１１０ 相互接続素子セル
１２０ スイッチトランジスタ
１２１ ソース領域
１２２ ドレイン領域
１２３ フローティングゲート
１２４ 制御ゲート
１３０ 検知トランジスタ
１３１ ソース領域
１３２ ドレイン領域
１３３ フローティングゲート
１３４ 制御ゲート
１４３ ポリシリコン沈澱物
１４４ ポリシリコン沈澱物
１４８ ｐ−ウェル
１４９ ｎ−ウェル
１８０ 酸化物アイソレーション領域
２１０ 相互接続セル
２２０ スイッチトランジスタ
２２１ ソース領域
２２２ ドレイン領域
２３０ 検知トランジスタ
２３１ ソース領域
２３２ ドレイン領域
２４１ 接点
２４２ 接点
２４３ フローティングゲート
２４４ 制御ゲート
２４８ トリプル構造ｐ−ウェル
２４９ ｎ−ウェル
２５１ 接点
２５２ 接点
【特許請求の範囲】
【請求項１】
プログラム可能な切り替え回路構造であって、
制御ゲート電位のノードと、
ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、
第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタと
を備えることを特徴とするプログラム可能な切り替え回路構造。
【請求項２】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、フローティング状態にある
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項３】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソースが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項４】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項５】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された１つのプログラミング方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの内の１つにアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの内の１つにプログラミング電位を印加する処理と、
前記制御ゲート電位のノードにプログラミング電位を印加する処理と
を含むことを特徴とするプログラミング方法。
【請求項６】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の消去方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記制御ゲート電位のノードに消去電位を印加する処理と
を含むことを特徴とする消去方法。
【請求項７】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された１つの読み取り方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースにアース電位を印加すると共に、前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインにアース電位を印加する処理と、
前記制御ゲート電位のノードに読み取り電位を印加する処理と
を含むことを特徴とする読み取り方法。
【請求項８】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された１つの動作方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位及び動作電位のいずれかを印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースに動作電位を印加すると共に、前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインに動作電位を印加する処理と、
前記制御ゲート電位のノードに動作電位を印加する処理と
を含むことを特徴とする動作方法。
【特許請求の範囲】
【請求項１】
プログラム可能な切り替え回路構造であって、
制御ゲート電位のノードと、
ドレイン、フローティングゲート、制御ゲート、及びソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、
ソース、ドレイン、フローティングゲート、及び制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備え、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記制御ゲートが前記制御ゲート電位のノードに接続され、前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソースがアース電位に接続されると共に、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースが第１の経路指定トラックに電気的に接続され、前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインが第２の経路指定トラックに接続され、前記第２のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートが前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続され、前記第２のフローティングゲートフラッシュメモリトランジスタの前記制御ゲートが前記制御ゲート電位のノードに接続される
ことを特徴とするプログラム可能な切り替え回路構造。
【請求項２】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、フローティング状態にある
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項３】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソースが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項４】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項５】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行のプログラミング方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にプログラミング電位を印加する処理と、
前記制御ゲート電位のノードにプログラミング電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とするプログラミング方法。
【請求項６】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の消去方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記制御ゲート電位のノードに消去電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とする消去方法。
【請求項７】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の読み取り方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースにアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインにアース電位を印加する処理と、
前記制御ゲート電位のノードに読み取り電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とする読み取り方法。
【請求項８】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の動作方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位及び動作電位の内の少なくとも１つを印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースに動作電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインに動作電位を印加する処理と、
前記制御ゲート電位のノードに動作電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とする動作方法。
【請求項１】
プログラム可能な切り替え回路構造であって、
制御ゲート電位のノードと、
ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、
第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタと
を備えることを特徴とするプログラム可能な切り替え回路構造。
【請求項２】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、フローティング状態にある
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項３】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソースが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項４】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項５】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された１つのプログラミング方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの内の１つにアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの内の１つにプログラミング電位を印加する処理と、
前記制御ゲート電位のノードにプログラミング電位を印加する処理と
を含むことを特徴とするプログラミング方法。
【請求項６】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の消去方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記制御ゲート電位のノードに消去電位を印加する処理と
を含むことを特徴とする消去方法。
【請求項７】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された１つの読み取り方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースにアース電位を印加すると共に、前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインにアース電位を印加する処理と、
前記制御ゲート電位のノードに読み取り電位を印加する処理と
を含むことを特徴とする読み取り方法。
【請求項８】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された１つの動作方法であって、
制御ゲート電位のノードと、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、アース電位に接続されたソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラミングノードに電気的に接続されると共に、第２のプログラミングノードに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位及び動作電位のいずれかを印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースに動作電位を印加すると共に、前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインに動作電位を印加する処理と、
前記制御ゲート電位のノードに動作電位を印加する処理と
を含むことを特徴とする動作方法。
【特許請求の範囲】
【請求項１】
プログラム可能な切り替え回路構造であって、
制御ゲート電位のノードと、
ドレイン、フローティングゲート、制御ゲート、及びソースを有する第１のフローティングゲートフラッシュメモリトランジスタと、
ソース、ドレイン、フローティングゲート、及び制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを備え、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記制御ゲートが前記制御ゲート電位のノードに接続され、前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソースがアース電位に接続されると共に、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースが第１の経路指定トラックに電気的に接続され、前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインが第２の経路指定トラックに接続され、前記第２のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートが前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続され、前記第２のフローティングゲートフラッシュメモリトランジスタの前記制御ゲートが前記制御ゲート電位のノードに接続される
ことを特徴とするプログラム可能な切り替え回路構造。
【請求項２】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、フローティング状態にある
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項３】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソースが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項４】
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ドレインが、トランジスタを通じて前記アース電位に接続される
ことを特徴とする請求項１に記載のプログラム可能な切り替え回路構造。
【請求項５】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行のプログラミング方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にプログラミング電位を印加する処理と、
前記制御ゲート電位のノードにプログラミング電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とするプログラミング方法。
【請求項６】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の消去方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記制御ゲート電位のノードに消去電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とする消去方法。
【請求項７】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の読み取り方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースにアース電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインにアース電位を印加する処理と、
前記制御ゲート電位のノードに読み取り電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とする読み取り方法。
【請求項８】
行と列の配列に配置されたプログラム可能な切り替え回路構造の選択された行の動作方法であって、
制御ゲート電位のノード、第１のフローティングゲートフラッシュメモリトランジスタ、及び第２のフローティングゲートフラッシュメモリトランジスタを備えるプログラミング切り替え構造を提供する処理と、
前記第１のフローティングゲートフラッシュメモリトランジスタの前記ソース、及び前記ドレインの各々にアース電位及び動作電位の内の少なくとも１つを印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ソースに動作電位を印加する処理と、
前記第２のフローティングゲートフラッシュメモリトランジスタの前記ドレインに動作電位を印加する処理と、
前記制御ゲート電位のノードに動作電位を印加する処理とを含み、
前記第１のフローティングゲートフラッシュメモリトランジスタが、ドレイン、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲート、及びアース電位に接続されたソースを備え、
前記第２のフローティングゲートフラッシュメモリトランジスタが、第１の経路指定トラックに電気的に接続されたソース、第２の経路指定トラックに接続されたドレイン、前記第１のフローティングゲートフラッシュメモリトランジスタの前記フローティングゲートに接続されたフローティングゲート、及び前記制御ゲート電位のノードに接続された制御ゲートを備える
ことを特徴とする動作方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００６−５１５４７４（Ｐ２００６−５１５４７４Ａ）
【公表日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−５６０７３３（Ｐ２００４−５６０７３３）
【出願日】平成１５年１２月５日（２００３．１２．５）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０３９０２８
【国際公開番号】ＷＯ２００４／０５５８６６
【国際公開日】平成１６年７月１日（２００４．７．１）
【出願人】（５９１０９９５５５）アクテル・コーポレイシヨン (14)
【Ｆターム（参考）】
【公表日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１５年１２月５日（２００３．１２．５）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０３９０２８
【国際公開番号】ＷＯ２００４／０５５８６６
【国際公開日】平成１６年７月１日（２００４．７．１）
【出願人】（５９１０９９５５５）アクテル・コーポレイシヨン (14)
【Ｆターム（参考）】
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