【課題】記憶素子を備える回路の遅延故障を確実に検出する。
【解決手段】現在値選択保持部４４０は、所定の規則に従って順方向または逆方向へ遷移する値である遷移値の中のいずれかの時点の遷移値を選択して現在値として保持する。順演算部４３０は、現在値から順方向へ遷移した時点の遷移値を規則に基づいて演算する。逆演算部４２０は、現在値から逆方向へ遷移した時点の遷移値を規則に基づいて演算する。演算制御部４１０は、現在値選択保持部４４０に保持された現在値を順演算部４３０により演算された遷移値によって更新するとともに第１のテストパターンとして現在値選択保持部４４０に出力させた後、現在値選択保持部４４０に保持された現在値を逆演算部４２０により演算された遷移値によって更新するとともに第２のテストパターンとして現在値選択保持部４４０に出力させる。 （もっと読む）

【課題】トリガ信号による同期の互換を維持しつつ、トリガバスの信号線数に制限を受けることなく、計測モジュール間の同期が図れるＩＣテスタを実現することを目的にする。
【解決手段】本発明は、複数の第１計測モジュールがトリガバスを介してトリガ信号の授受を行い、被試験対象の試験を行うＩＣテスタに改良を加えたものである。本装置は、被試験対象を試験すると共に、トリガバスの複数の信号線にコードを出力する第２計測モジュールと、被試験対象を試験すると共に、トリガバスの複数の信号線からコードを入力し、コードに対応した動作を行う第３計測モジュールとを備えたことを特徴とする装置である。 （もっと読む）

【課題】テストプログラム実行中に必要なハードウェア機能を事前に予知してその通電状態または低消費電力状態を逐一切り替えることを可能とするＩＣテスタを実現する。
【解決手段】テストプログラムが稼動するテスタコントローラと、テスト対象デバイスにアクセスしてテストを実行するハードウェア機能が実装されたカードとが通信し、カード内のハードウェア機能を制御するファームウェアに対してテスタコントローラよりテスト指令が送信されるＩＣテスタに改良を加えたものである。本テスタのテスタコントローラは、実行予定のテストで使用するハードウェア機能の所在とその動作手順を、プログラム情報に基づいて予知するフルバースト処理部と、このフルバースト処理部から渡される情報に基づいて、カード内のファームウェアに対してハードウェア機能のオンオフ指令を送信するハードウェア電力管理部とを備える。 （もっと読む）

【課題】複数のＢＩＳＴ回路を統合的に制御する方式を提供する。
【解決手段】インタフェース回路（２０２）は、メインバスＢＵＳ１、ＢＵＳ２と異なるテスト制御バスＢＵＳ３を介してＡＴＥ１００と接続され、ＡＴＥ１００から出力される制御信号ＳＣＮＴを受信し、制御信号ＳＣＮＴにもとづいて複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５を制御する。さらにＤＵＴ２００は、制御信号ＳＣＮＴにより指定された試験結果信号ＳＲが、テスト制御バスＢＵＳ３を介してＡＴＥ１００によって読み出し可能に構成される。ＢＩＳＩ同期制御ユニット２２は、ＤＵＴ２００内の複数のＢＩＳＴ回路を個別に制御するための第１制御信号と、ＢＩＳＴ回路により生成される試験結果信号を半導体デバイス内のインタフェース回路から読み出すための第２制御信号と、を生成し、テスト制御バスＢＵＳ３を介してＤＵＴ２００に供給する。 （もっと読む）

【課題】 被測定デバイスの試験を複数のピンカードにまたがって行う場合でも、高速に試験を行うことができる半導体試験装置を提供する。
【解決手段】 テストシーケンスを制御するテスタコントローラと、このテスタコントローラに制御バスを介して接続された複数のピンカードとを備え、前記テスタコントローラの命令に基づいて被測定デバイスを測定する半導体試験装置において、
複数の前記ピンカードは、前記テスタコントローラの制御とは独立して前記制御バスを介してバス制御を行うバススケジュール管理部を備える。 （もっと読む）

【課題】測定ユニットを直列接続するケーブルの誤接続や断線の有無診断や不具合箇所の特定などを短時間で効率よく行える測定システムを実現すること。
【解決手段】複数の測定ユニットが共通のバスを介して並列接続されるとともに、ケーブルを介して直列接続される測定システムにおいて、前記測定ユニット間を接続するケーブルの診断手段として、前段測定ユニットに前記バスから所定ビット構成のテストデータを入力する手段と、後段測定ユニットには前記バスから前段測定ユニットに入力されるテストデータと前記ケーブルを介して前段測定ユニットから出力されるテストデータの排他的論理和を求める手段、が設けられたことを特徴とするもの。 （もっと読む）

【課題】基板上の集積回路に搭載された境界走査試験回路の一部のレジスタをシフトレジスタとして動作させ、通常動作時に、出力側の一部の出力信号を入力側にフィードバックして比較して、信号異常が検知できる故障診断装置を提供する。
【解決手段】複数の集積回路の前段の集積回路から入力される入力信号を走査する第１の走査回路と、後段の集積回路に出力する出力信号を走査する第２の走査回路と、各集積回路に設けられたテスト端子を介して第１及び第２の走査回路を制御し、各走査回路の出力信号に基づき各集積回路の検査を行う検査回路と、各集積回路の少なくとも１つの集積回路に設けられ、通常動作時に、後段の第２の走査回路からテスト端子を介して入力された出力信号と、自集積回路の第１の走査回路の出力信号とを比較する比較回路と、比較回路の比較出力に基づき自集積回路の異常を通常動作時に検出する異常検出回路とを具備する。 （もっと読む）

【課題】マザーボード部分に使用されるコネクタに付いて、固定式コネクタとフローティングコネクタの利点を有効に利用できる半導体試験装置を実現する。
【解決手段】マザーボードに設けられたコネクタにコネクタ接続される測定モジュール基板を具備する半導体試験装置において、所定数の固定式コネクタが設けられたマザーボードと、フローティングコネクタがそれぞれ設けられた所定数の取付けパネルと、前記マザーボードと前記取付けパネルとの間に設けられた板状のテンプレートと、このテンプレートと前記マザーボードとに設けられた第１の位置出し手段と、前記テンプレートと前記取付けパネルとに設けられた第２の位置出し手段と、前記テンプレートと前記測定モジュール基板とに設けられた第３の位置出し手段とを具備したことを特徴とする半導体試験装置である。 （もっと読む）

論理モジュール（１０）内のアドレスバス（１４）を検査するための方法、論理モジュール（１０）、コンピュータプログラム、およびコンピュータプログラム製品が記載される。提示される方法においては、論理モジュール（１０）内に少なくとも１つのデータレジスタが設けられる。少なくとも１つのデータレジスタには、アドレス復号器（１８）により検出されるアドレスが書き込まれる。 （もっと読む）

【課題】本発明は、制御装置の演算部のプロセッサコアとその自己診断装置の自己診断を可能とし、運転中でもバウンダリスキャン検査が可能で、演算部のプロセッサコアの故障箇所の自己修復が可能な制御装置を提供することを目的とする。
【解決手段】バウンダリスキャンバス１２に接続される２つのプロセッサコア（２ａ、２ｂ）を有する演算装置２を備える制御装置１であって、
前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。 （もっと読む）

【課題】本発明は、集積回路において、該集積回路が動作モードである時に境界試験を行うために使用することができる境界試験アーキテクチャを提供する。
【解決手段】本発明の集積回路で使用する試験アーキテクチャは、所望の機能を実行する、入力データをキャリーする入力端子及び出力データをキャリーする出力端末を有する集積回路のアプリケーション論理回路（２０）と、集積回路のレジスタで形成されたシリアル走査経路であり、走査経路から連続的にロードされた比較データを保持するための少なくとも一つの比較データ・レジスタ（９８）を含む該シリアル走査経路と、比較データ・レジスタの比較データとアプリケーション論理回路のデータとを比較することに応じて比較信号（ＣＴＥＲＭ）を生成する、アプリケーション論理回路及び比較データ・レジスタに接続された比較論理（ＣＯＭＰＯＵＴ）とを備えている。 （もっと読む）

【課題】本発明は、ＦＰＧＡの必要ピン数の削減を図ることにより、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択を可能とするデバイステスタを提供することを目的としている。
【解決手段】上記課題を解決するために、本発明にかかるデバイステスタの代表的な構成は、ＤＵＴ１４０の電気的試験を行うデバイステスタであって、データバス１２４から受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部１３６と、シリアル信号をパラレル信号に変換するシリアル−パラレル変換部１４２および変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部１４８を有するピン制御用ＦＰＧＡ１３８と、リレー制御信号によって制御されＤＵＴ１４０への入出力を切り替える駆動回路１３２と、を備えたことを特徴とする。 （もっと読む）

【課題】単体測定器を用いて、信頼性が高い同期制御を行い、汎用性を高めるテストシステムを実現することを目的にする。
【解決手段】本発明は、被試験対象を試験するテストシステムに改良を加えたものである。本システムは、被試験対象を試験し、ネットワークに接続すると共に、このネットワークと分離したＴＣＰ／ＩＰ通信を行い、トリガ信号を出力するＩＣテスタと、このＩＣテスタとネットワークと分離したＴＣＰ／ＩＰ通信を行うと共に、ＩＣテスタからトリガ信号を入力し、少なくとも被試験対象の測定を行う単体測定器とを備えたことを特徴とするシステムである。 （もっと読む）

ＰＸＩなどの標準化シャーシ内での正確なタイミング制御は、ＰＸＩ＿ＬＯＣＡＬにいくつかの制御信号を提供することにより得られる。最小公倍数（ＬＣＭ）信号により、すべてのクロックはすべてのＬＣＭエッジで生じる一致したクロックエッジを有することが可能になる。開始シーケンスは、テストシステムにおけるすべてのＰＸＩ拡張カードが同時に開始できるようにする。ＭＡＴＣＨラインは、ピンカードモジュールが予測されるＤＵＴ出力をチェックし、そのＤＵＴチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。Ｅｎｄ Ｏｆ Ｔｅｓｔ （ＥＯＴ）ラインは、ピンカードモジュール内のローカルテストプログラムによりエラーが検出された場合、他のすべてのピンカードモジュール内で実行されるローカルテストプログラムをいずれか１つのピンカードモジュールが、急に終了させられるようにする。 （もっと読む）

【課題】 ステートマシンで構成される被監視回路の動作をきめ細かく監視し、動作異常を検出する。
【解決手段】 被監視デバイス１０が現在とっている状態を表わす状態番号をデバイス１０の外部に出力させる。状態番号ごとに消費電流の上限値および下限値を設定する。監視回路１６では、電流検出回路１４が検出する消費電流値を、現在の状態番号に対応する上限値および下限値を用いて判定して動作異常を検出する。 （もっと読む）

【課題】外部からのプローブを接触させる等の必要がなく、十分な測定精度が得られる検査を実現する。
【解決手段】互いに交差する複数の走査線及び複数の信号線と、複数の走査線及び複数の信号線の交差に対応してマトリックス状に配置された複数の画素電極２ａと、画素電極に供給された第１の電位信号と参照電位としての第２の電位信号との電位差を増幅して出力する増幅器４ａと、増幅器４ａに電源電位を供給する第１及び第２の供給手段とを備え、第１及び第２の供給手段の少なくとも一方は、駆動能力の異なると共に、並列接続された複数のトランジスタを具備していること特徴とする。 （もっと読む）

【課題】パッド接続の有無に関係なく入出力回路の検査可能な半導体チップを提供すること。
【解決手段】テスト装置は、検査用データと検査用応答データとに基づいてプロービングパッドに対する内部回路の動作をチェックする。このとき、検査用入出力回路は、テスト装置からプロービングパッドに供給された検査用データを、検査用内部バスを介して内部回路に出力し、これに基づく検査用応答データを、プロービングパッドを介してテスト装置に出力する。また、テスト装置は、非検査用データと非検査用応答データとに基づいて非プロービングパッドに対する内部回路の動作をチェックする。このとき、非検査用入出力回路は、テスト装置からプロービングパッドに供給された非検査用データを内部回路に非検査用内部バスを介して出力し、これに基づく非検査用応答データを、トランスファー回路、検査用入出力回路、プロービングパッドを介してテスト装置に出力する。 （もっと読む）

【課題】
ピン数に拘わらずＤＵＴの単一或いはマルチテストに対応可能で、テスタリソースの利用効率を最大限に高めてマルチテスト時の時間ロスを低減可能な半導体集積回路テストシステムを提供する。
【解決手段】
ＤＵＴに対し電源供給とテストパターン印加を行いテストするテスト機能実行部１０４、ホストコンピュータ１０１と通信しテスト機能実行部１０４を制御可能なテスタ制御部１０６を夫々有する複数のテストユニット１０２と、複数のテストユニット１０２間を接続するコンバインバス１０７、同期用のマスタクロックＭＣを発生する同期用クロック発生回路１０８、マスタクロックＭＣを各テストユニット１０２に分配する分配回路１０９を有するマザーボード１０３と、コンバインバス１０７を編成して任意のテストユニット１０２間の伝送経路をホストコンピュータ１０１から送信されるコマンドに基づいて構成する伝送経路構成手段１１１と、を備える。 （もっと読む）

集積回路は、バスからデータ語と文脈語とを取り込む診断データ取り込み回路の形態で診断データ取り込み／出力システムを備える。バスは、集積回路内の機能回路を接続する機能バス、又は、１つ又は複数の機能回路を診断データ取り込み回路に直接リンクする専用バスであってよい。取り込んだ診断データは、先入れ先出しバッファ内にバッファ処理し、そして、シリアル化して出力される。また診断データ領域は、関連する診断データ領域を取り込んだ時間及び取り込みに失敗した診断データ領域がないかを示す時間値も含む。
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