【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配置されたＳＲＡＭセルアレイ１０２と、ワード線ＷＬ＿１〜ＷＬ＿ｍと、ワード線ＷＬ＿１〜ＷＬ＿ｍをそれぞれ駆動するワード線ドライバ１０４＿１〜１０４＿ｍと、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が高い場合には、Ｈレベルの判定結果信号ＥＮを出力し、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が低い場合には、Ｌレベルの判定結果信号ＥＮを出力する閾値電圧判定回路１０５と、比較結果に応じた電源電圧ＶＤＲＶをワード線ドライバ１０４＿１〜１０４＿ｍに供給する可変電圧源１０６と、を備える。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、前記回路ブロックがそれぞれ正常に動作し得る最小限度の電圧を供給する複数の電圧供給回路を備え、各前記回路ブロックへの最小限度の電圧を供給する制御内容を記憶する電源電圧制御メモリを有し、前記電源電圧制御メモリの記憶する制御内容に従って前記電圧供給回路が各前記回路ブロックに供給する電圧を切り替える電源切り替え手段を備えた半導体装置を用いる。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、各前記回路ブロック毎に電源電圧を供給し、前記電源電圧を電圧調整回路により切り替える電圧供給回路を有し、前記電圧調整回路を切り替える電圧制御信号を記憶する電源電圧制御メモリを有する電圧設定回路を有し、前記半導体装置の回路の複数箇所に回路の電圧を検出する電圧検出スイッチを有し、前記電圧検出スイッチを指定することで電圧を検出する回路の位置を切り替え、且つ、前記電源電圧制御メモリにアドレスを指定して値を書き込む制御を行う回路スイッチ制御回路を有する半導体装置を用いる。 （もっと読む）

【課題】周辺回路に供給される電源電圧が変化しても、メモリセルの動作マージンを適切な値に調整することができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 （もっと読む）

【課題】ＳＲＡＭにおけるＳＮＭを精度良く改善する。
【解決手段】本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。 （もっと読む）

仮想電圧レールに結合された複数のメモリセルを備えたメモリ回路が開示される。複数のメモリセルは、例えば、ＳＲＡＭアレイのサブアレイを形成する。仮想電圧レールと電圧供給ノードとの間にはスイッチング回路が結合され、そして仮想電圧レールに存在する電圧レベルを基準電圧と比較して、その比較に基づいて出力信号を発生するために、比較器が結合される。スイッチング回路は、その出力信号に基づいて仮想電圧レールを電圧供給ノードに電気的に結合するように構成される。ある実施形態では、スイッチング回路は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのいずれかを使用して実施されるが、他の実施形態では、他のスイッチング回路が使用されてもよい。 （もっと読む）

【課題】温度が変動しても一定の電源電圧又はBGR電圧を検知する低電圧動作に有利な電位検知回路、BGR電位検知回路を提供する。
【解決手段】電位検知回路は、NMOS（PMOS）トランジスタをダイオード接続し、ゲートとドレイン（ソース）に電源電圧を供給し、ソース（ドレイン）と接地電位間に抵抗を挿入し、前記ソース（ドレイン）の電位をソース（ドレイン）電位検知回路で受けるように構成され、前記NMOS（PMOS）トランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されており、BGR電位検知回路は、ダイオード接続したNMOSトランジスタと同様の温度依存性を持つ電位Ｖ＋を定数倍して、NMOSトランジスタの電源電圧とする事を特徴とする。 （もっと読む）

【課題】内部電圧制御装置及びこれを用いた半導体メモリー装置を提供する。
【解決手段】アクティブ信号に応答してイネーブル信号を生成するイネーブル信号生成部と、アクティブ信号及びイネーブル信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成し、内部電圧を駆動する内部電圧駆動部と、を含み、イネーブル信号生成部は、第２駆動信号を受信してイネーブル信号をイネーブルさせるか否かを決定する内部電圧制御装置を提供する。 （もっと読む）

【課題】メモリチップの共有化を図ったメモリデバイスを提供することを課題とする。
【解決手段】
複数の電源電圧値を検出し、いずれの電源電圧値を検出したかを表す検出結果を出力する電源電圧検出部と、前記電源電圧検出部の検出結果に基づき、クロック信号の立ち上がり又は立ち下がりに同期して、前記検出結果に応じた複数のデータレートを設定するデータレート設定部と、前記データレート設定部によって設定される前記複数のデータレートでリードライトが行われるメモリセルアレイとを含む。 （もっと読む）

【課題】本発明は、トランジスタのバルクに印加される第１の負電圧がターゲットレベルに到達した後、トランジスタのソースに印加される第２の負電圧を生成する半導体メモリ装置の負電圧生成回路を提供する。
【解決手段】本発明は、第１の負電圧レベルを感知して、第１の感知信号を生成する第１の感知部；第１の感知信号に応じて、第１の負電圧を生成する第１の負電圧生成部；第２の負電圧レベルを感知して、第２の感知信号を生成する第２の感知部；パワーアップ信号がイネーブルされ、第１の感知信号がディセーブルされると、第２の感知信号をイネーブル信号として出力するタイミング制御部；及び、イネーブル信号に応じて、第２の負電圧を生成する第２の負電圧生成部を含む。 （もっと読む）

【課題】スタティック型メモリセルを有する半導体装置において、ＳＮＭとライトマージンの両方を同時に確保することができる技術を提供する。
【解決手段】スタティック型メモリセル（ＭＣ）１を有する半導体装置である。そして、複数のスタティック型メモリセル（ＭＣ）１が行列状に配置されたメモリセルアレイ５と、半導体装置内の温度を検知する温度センサ回路６と、メモリセルＭＣの書き込み又は読み出し動作時に、温度センサ回路６の出力に基づいて、メモリセルアレイ５のワード線ＷＬに供給される電圧を制御するワードドライバ２と、を有する。 （もっと読む）

【課題】半導体集積回路において、進んだ製造プロセスにおいても、無駄に面積のオーバーヘッドが生じないメモリセルを実現する。
【解決手段】情報保持回路２Ｂは、第１の反転回路１８Ａと、連続して直列に接続された同極の２個のトランジスタ１８ｃ、１８ｄを有する第２の反転回路１８Ｂとを備える。前記第１の反転回路１８Ａの出力は前記第２の反転回路１８Ｂの入力に接続され、前記第２の反転回路１８Ｂの出力は前記第１の反転回路１８Ａの入力に接続される。書き込み用ポートＡＷは、前記情報保持回路２Ｂに接続される。前記第２の反転回路１８Ｂの同極の２個のトランジスタ１８ｃ、１８ｄのうち１つのトランジスタ１８ｃのゲートは、前記書き込み用ポートＡＷのデータ信号が入力される。 （もっと読む）

【課題】ワード線信号を選択的にイネーブルすることによりメモリ信頼性を向上させるシステム及び方法を提供する。
【解決手段】メモリ・セル電圧（Ｖｃｅｌｌ）と論理回路電圧（Ｖｄｄ）が許容可能な動作範囲内にないときにメモリ・セルへのアクセスをイネーブルするワード線信号をアサートすることを禁止することにより、メモリ・セル電圧と論理回路電圧との間の相対的な変動から生じる不安定性と書込み性問題を減少させる。１つの実施形態は、これらの電圧が許容可能な範囲内であるかどうかを決定するクリティカル状態検出器を有するシステムを備える。それらの電圧が許容可能な範囲内にないとき、ワード線をアサートすることを禁止する。ワード線信号が禁止されたという理由で失敗したメモリ・アクセスは、信号を禁止するようにさせたクリティカル状態がもはや存在しなくなったときに、メモリ・コントローラによってリトライされる。 （もっと読む）

【課題】レイアウト面積を増大させずにセンスアンプ動作時における電源落ち込み量を低減させ、制御信号線へのノイズの影響を小さくする。
【解決手段】メモリセルアレイ５０、５２と、メモリセルアレイ５０、５２を活性化させるための活性化信号SA_ENを出力するアレイ活性化部４０と、内部電源電圧と基準電圧とを比較した結果に応じた制御信号G0を出力する内部電源制御回路１２と、メモリセルアレイ５０、５２周辺に分散配置され、メモリセルアレイ５０、５２に対し制御信号G0に応じて電源供給を行なう内部電源発生回路２０〜２４と、内部電源制御回路１２と内部電源発生回路２０〜２４とを接続する制御信号線１４〜１８と、制御信号線１４〜１８の途中に設けられると共に、活性化信号SA_ENの入力時には制御信号G0の通過を許可し、活性化信号SA_ENの非入力時には制御信号G0の通過を禁止するトランスファーゲート３０、３２とを設けた。 （もっと読む）

【課題】広い温度範囲にわたって、低電源電圧下においても、正確にメモリセルの書込電流を読出特性の劣化を抑制しつつ改善する。
【解決手段】ワード線ドライバの電源ノードに、電源電圧（ＶＤＤＲ）を降圧するドライバ電源回路（１０）を設ける。このドライバ電源回路１０は、Ｎ＋ドープトポリシリコンの非シリサイド抵抗素子（２０）と、ドライバ電源ノード（１１）の電圧レベルを低下させるプルダウン回路とを含む。このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ（２１）と、このプルダウントランジスタ２１のゲート電圧を少なくとも調整するゲート制御回路（３０）を含む。このゲート制御回路は、メモリセルトランジスタのしきい値電圧変動に連動してそのプルダウントランジスタのゲート電位を補正する。 （もっと読む）

【課題】スタンバイ状態やレジューム機能が必要な回路において、簡単な回路の追加によって回路のオフリーク電流を低減して消費電力を削減でき、電池の寿命を大きく伸ばし得る消費電力削減回路を提供する。
【解決手段】動作待機状態または内部データを保持するレジューム機能を必要とし、オフリーク電流削減の対象となる目標回路１０と、目標回路に電源を供給する電源端子１１と、電源端子と目標回路の電源ノードとの間の電源ラインに直列に挿入されたオフリーク電流削減用の抵抗素子Ｒと、抵抗素子に並列に接続され、目標回路の通常動作モード／動作待機モードに対応してオン／オフ制御される抵抗バイパス用のスイッチ素子ＳＷとを具備している。 （もっと読む）

【課題】電源投入検出回路の出力が取り得る電圧範囲における温度による変動を軽減して、フューズ情報を正確にラッチできる電源電圧最小値と半導体記憶装置が動作する電源電圧最小値の両方に十分なマージンを確保すること。
【解決手段】この半導体記憶装置は、外部電源（ＶＥＸＴ）にドレインおよびゲートが接続されるとともに、ソースをバックゲートに接続したｎチャネル型ＭＯＳＦＥＴ１と、ｎチャネル型ＭＯＳＦＥＴのソースおよびバックゲートに接続されたノードと、ノードの電位をもとに外部電源の投入を検出する検出部とを具備する。 （もっと読む）

【課題】スタンバイ電流不良でありかつ動作正常のメモリセルを検出し、スタンバイ電流異常を救済する。
【解決手段】メモリ電源線（ＭＶＤＬａ，ＭＶＤＬｂ）を、スイッチゲート（２１５ａ，２１５ｂ）により、テスト動作時電源ノードから切離す。このメモリ電源線の電圧を、検出保持回路（１６ａ，１６ｂ）で検出し、所定値以下のときには対応のメモリ電源線を接地電圧レベルに駆動する。このメモリ電源線の電圧レベルをラッチ回路（２００ａ，２００ｂ）によりラッチし、ラッチ信号に従ってスイッチゲートを導通／非導通状態に設定する。これにより、スタンバイ電流不良でかつ動作正常のメモリセルを動作不良状態に設定する。 （もっと読む）

【課題】半導体メモリ装置における待機漏れ電流を減少させることができる待機電流低減回路及びこれを備えた半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置における待機電流低減回路において、待機電流テスト結果信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、前記半導体メモリ装置内のメモリセルの接地連結端と接地端の間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端の間に流れる待機電流を大きさを調節する接地電圧制御部と、を備える。 （もっと読む）