【課題】オペランドのシフトを要することなく消費電力の削減をはかる。
【解決手段】高速化回路（固定小数点オーバーフロー先見回路５、スティッキービット先見回路６）を備え、乗算命令に基づき入力される第１オペランドと第２オペランドの積を算出するベクトル乗算処理装置であって、高速化回路を使用し、入力される第１オペランドと第２オペランドとの部分積を生成し、乗算命令とデータ形式とに応じて、部分積の生成に関し、結果的に参照されない特定範囲の回路動作を抑止する乗算回路４（部分積生成回路４１、部分積制御回路４２）、を備える。 （もっと読む）

【課題】全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。
【解決手段】前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。前記全加算回路は相互に接続されて桁上げチェーンを構成する。前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 （もっと読む）

【課題】条件選択加算器を提供する。
【解決手段】条件選択加算器は、第１信号生成部、第２信号生成部、及び合算回路を含む。第１信号生成部は、合算される被演算子対に応答して、キャリー生成信号及びキャリー伝達信号を生成する。第２信号生成部は、キャリー生成信号及びキャリー伝達信号に応答してブロックキャリー信号と入力キャリー信号を生成する。第２信号生成部は、少なくとも１つ以上のリーフセルを具備する少なくとも１つ以上のグループを含む。グループは、各グループに含まれるリーフセルの数が少ない第１グループから各グループに含まれるリーフセルの数が多い第２グループに、リーフセルの個数によって昇冪の順にグループ化され配置される。合算回路は、ブロックキャリー信号、キャリー伝達信号、及び入力キャリー信号に応答して被演算子の和を生成する。合算回路は、グループバイパス回路と合算部を含むことができる。 （もっと読む）

【課題】ダイナミック回路において、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制する。
【解決手段】ダイナミック回路は、ダイナミックノード（１０）、複数の入力信号についての論理評価結果に応じてダイナミックノード（１０）の充電状態を変化させる評価回路（３０）、評価回路（３０）のレプリカ回路（４０３）による論理評価結果に応じて論理レベルが変化する制御信号を出力する制御回路（４０）、制御回路（４０）及び外部からそれぞれ制御信号を受け、これら制御信号に従ってダイナミックノード（１０）の初期化の開始及び停止を制御する初期化回路（２０）を備えている。 （もっと読む）

マルチビット加算器はキャリーチェーン、キャリースキップ・ネットワーク、合計セル、及びキャリー合計セルを有する。キャリーチェーンはキャリーインビットを伝播、生成又はキルする。キャリースキップ・ネットワークは、キャリーチェーンの少なくとも一部にわたってキャリーインビットを選択的にスキップさせるように、キャリーチェーンに結合されている。合計セルは、２つのオペランドの対応するビットを用いてキャリーインビットを加算するようにキャリーチェーンに沿って結合され、マルチビットの結果を生成する。キャリー合計セルは、キャリーインビットの、キャリーチェーン上の単一の中間ビット位置への１つを受け取って、マルチビットの結果の、上記単一の中間ビット位置より上位のビット位置を有する１ビットを生成するように結合されている。
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