【課題】ロックステップ方式の情報処理装置におけるいずれかの系にメモリエラーが発生した場合にも、ロックステップを外すことなく安定して動作する。
【解決手段】プロセッサと、誤り検出・訂正機能を有するメモリとが含まれる複数系のＣＰＵモジュールがクロック同期して同一の処理を行うロックステップ方式の情報処理装置の、ＣＰＵモジュールが、自系のメモリから誤りが検出された場合に生成される第１の訂正情報を記憶し、生成された第１の訂正情報を他系のＣＰＵモジュールに送信し、他系のＣＰＵモジュールのメモリが誤りを検出した場合に送信される第２の訂正情報を受信し、他系のＣＰＵモジュールから第２の訂正情報を受信した遅延に応じて、記憶部に記憶されている第１の訂正情報を読み出し、第２の訂正情報と第１の訂正情報とを同期してエラー訂正処理を行う。 （もっと読む）

【課題】クロックに同期してデータを読み書きするＲＡＭを備えるメモリを備え、このメモリとの相性を客観的に判断することが可能な電子機器、及び印刷装置を提供する。
【解決手段】クロックに同期して出力される信号により所定のデータを読み書きするＲＡＭと、信号の出力タイミングを変更させつつ出力して、ＲＡＭに対するアクセスを制御するメモリ制御部と、信号の出力タイミングを所定周期で変化させることで、出力タイミングの変化毎に前記信号が前記ＲＡＭに対して正常に機能するか否かを判断する判断部と、判断結果を用いて、ＲＡＭとの相性を視覚可能に出力する出力部とを有する。 （もっと読む）

メモリシステムは、それぞれが１つ以上のメモリデバイスおよびパラレル相互接続を備えた１つ以上のメモリユニットを備える。前記システムは、前記メモリコントローラと前記メモリユニットとの間のデータ転送を制御しうるメモリコントローラも備える。前記メモリシステムは、前記パラレル相互接続を介して前記メモリユニットに接続された１つ以上のバッファユニットを更に備える。前記バッファユニットのそれぞれは、各々のシリアル相互接続を介して前記メモリコントローラに接続されている。各バッファユニットは、前記メモリコントローラからコマンド情報を受信すると、前記各々のシリアル相互接続を介して前記メモリコントローラからデータを受信し、かつ前記パラレル相互接続を介して前記メモリユニットに前記データを送信しうる。前記メモリコントローラは、更に、前記１つ以上のバッファユニットから受信された情報に基づいて、送信するデータの信号特性を調整することによって、前記メモリコントローラと前記バッファユニット間のデータ転送を非対称的に制御しうる。
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【課題】高速シリアル転送試験のテストコストの増大を抑止する。
【解決手段】チャネル毎に、シリアルパラレル変換回路と、フレーム同期回路と、スキュー補正回路と、パラレルシリアル変換回路と、セレクタと、出力バッファを備え、複数チャネルに共通に、同期調整用フレーム、スタートデリミタ、同期確認用フレーム、エンドデリミタを含むパラレルデータを生成する同期パタン発生器と、割り込みイネーブル信号と割り込みフレームを生成する割り込みパタン発生器と、フレーム同期されたパラレルデータから、スタートデリミタを検出すると検出フラグを割り込みパタン発生器に出力するパタンモニタと、スルーデータと割り込みデータをマージしたパタンを期待値パタンと比較するパタンモニタを備え、チップＡ、Ｂを２つ対向配置してテストを行う。 （もっと読む）