【課題】１つのプログラムから生成される複数のスレッド間の実行時間の不均衡を抑制する。
【解決手段】記憶装置３００において電力制御が行われる単位のメモリブロック毎に省電力状態への遷移が禁止されているか否かを表すデータを格納する第１のデータ格納部２２０と、あるプログラムのスレッド毎に、省電力状態にあるメモリブロックへのアクセスが要求された回数を格納する第２のデータ格納部２３０と、演算処理装置１００から受信したメモリ要求のアクセス先を含むメモリブロックが省電力状態となっている場合には第２のデータ格納部においてメモリ要求の要求元スレッドについての回数を増加させ、増加後の回数が所定の閾値を超えた場合には第１のデータ格納部においてメモリ要求のアクセス先を含むメモリブロックについて省電力状態への遷移が禁止されていることを表すデータを設定する制御部とを有する。 （もっと読む）

【課題】 汎用レジスタのようなアーキテクチャ・リソースへの依存を軽減し、新しい命令を用いるソフトウェア・バージョンの機能及び性能を改善する、既存のアーキテクチャと整合性が取れた新しい命令機能を提供する。
【解決手段】 インターロックされたメモリ・オペランドを有する算術／論理命令が実行され、実行時に、メモリ内の位置から第２オペランドを取得し、第２オペランドの一時コピーを保存し、実行は、第２オペランド及び第３オペランドに基づいて、算術演算又は論理演算を行い、結果を第２オペランドのメモリ位置に格納し、その後、一時コピーを第１のレジスタに格納する。 （もっと読む）

【課題】効果的にデータをシャッフルするための方法及び装置を提供すること。
【解決手段】一実施例の方法は、Ｌ個のデータ要素を有する第１オペランドとＬ個の制御要素を有する第２オペランドとを受け取ることからなる。各制御要素に対して、当該制御要素により指定された第１オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。 （もっと読む）

【課題】高周波数狭帯域ＣＰＵと低周波数広帯域バスとの間の帯域幅ボトルネックを解消することができる帯域幅同期化回路及び帯域幅同期化方法とこれを含むデータプロセッシングシステムを提供する。
【解決手段】帯域幅同期化回路はアップサイザー及びシンクダウン部を含む。アップサイザーは第１クロックによって作動するシンクパッカー及びシンクアンパッカーを含む。シンクダウン部はアップサイザーと接続され、第１クロックの周波数より低い周波数の第２クロックに応答してアップサイザーのデータに対してシンクダウン動作を実行する。 （もっと読む）

【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター（ＲＩＳＣ）マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサシステムはマイクロプロセッシングユニットと入出力プロセッサー（ＩＯＰ）とを含んでいる。大域メモリーユニットは中央処理装置及びＩＯＰと連結されている。ある手段が、中央処理装置及びＩＯＰの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。 （もっと読む）

効率的なパフォーマンスを達成するためにソフトウェアトランザクショナルメモリ命令に対する最適化を実行するソフトウェアトランザクショナルメモリシステムを説明する。ソフトウェアトランザクショナルメモリブロックが、ソフトウェアトランザクショナルメモリ命令によって置換され、このソフトウェアトランザクショナルメモリ命令は、さらに、分解されたソフトウェアトランザクショナルメモリ命令に分解される。分解された命令は、命令セマンティクスの知識を有するコンパイラが、伝統的なソフトウェアトランザクショナルメモリシステムでは使用不能な最適化を実行することを可能にする。プロシージャ呼出しの前後でのコード移動、強い原子性を提供するための動作の追加、不必要なｒｅａｄ−ｔｏ−ｕｐｄａｔｅアップグレードの除去、および新たに割り振られたオブジェクトに関する動作の除去など、高水準ソフトウェアトランザクショナルメモリ最適化が実行される。 （もっと読む）

【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター（ＲＩＳＣ）マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサーシステムはマイクロプロセッシングユニットと入出力プロセッサー（ＩＯＰ）とを含んでいる。大域メモリーユニットは中央処理装置及びＩＯＰと連結されている。ある手段が、中央処理装置及びＩＯＰの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。 （もっと読む）

【課題】 プロセッサにかかる負荷を抑制しつつ、複数のモジュールのポーリング処理を行えるようにする。
【解決手段】 ポーリング処理部１１ｃ、１２ｃは、プロセッサコア１からのアクセス要求があった時に各モジュールＭ１、Ｍ２がそれぞれ処理を実行中の場合、プロセッサコア１の動作を供給させるためのポーリング信号ＰＳ１、ＰＳ２をそれぞれ出力し、ポーリングセレクタ５は、シングルウェイトステータスレジスタ１１ｂまたはマルチウェイトステータスレジスタ１１ａの指定に基づいて、プロセッサコア１に出力されるクロック信号ＣＬを停止させるためのＷＡＩＴ信号ＷＡをクロック制御回路６に出力し、クロック制御回路６は、ポーリングセレクタ５から出力されたＷＡＩＴ信号に基づいて、プロセッサコア１に供給するクロック信号ＣＬを停止する。 （もっと読む）

分岐命令を内部に有するプログラムを実行するためのマルチプロセッサデータ処理システム。各分岐命令はその分岐命令によってプログラムが分岐するときに実行すべき命令を規定する分岐先アドレスをプログラム中に指定する。このデータ処理システムは、機能ユニット、ローカルメモリ、およびポインタを備えた複数の処理セクションを有する。ローカルメモリはその処理セクション内の機能ユニットで実行すべきプログラムからの命令シーケンスを格納する。ポインタは機能ユニットで実行すべきローカルメモリ内の次の命令を規定する値を有する。各処理セクションのポインタは分岐命令のうちの一つに応答して機能ユニットが分岐するときに、その分岐命令の分岐先アドレスによって決まる新しい値にリセットされる。
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データ処理装置および方法はレジスタとメモリとの間でデータを移動する。データ処理装置は、データ要素を記憶する複数のレジスタを有するレジスタデータ記憶装置を具備する。プロセッサは、レジスタの少なくとも１つにおいてアクセスされる複数のデータ要素について並列にデータ処理操作を実行する。アクセスロジックは、単一のアクセス命令に応答して、指定されたレジスタと、構造体フォーマットを有する構造体の配列としてデータ要素が記憶されるメモリの連続ブロックとの間で複数のデータ要素を移動し、構造体フォーマットは複数の要素を有する。単一のアクセス命令は、構造体フォーマットにおける要素の数を識別し、かつアクセスロジックは、さらに、メモリにおいて構造体の配列としてデータ要素が記憶され、各々の指定されたレジスタが１つの要素のデータ要素を記憶するように複数のデータ要素が移動されるときに複数のデータ要素を再整理する。
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