【課題】省電力化を図りつつシステムメモリへイベント情報を出力することができるホストコントローラ装置、情報処理装置及びイベント情報出力方法を提供すること
【解決手段】本発明にかかるホストコントローラ装置５０は、発生したイベント情報をシステムメモリ３０へ出力するイベント制御部５６と、システムメモリ３０に記録されているイベントを実行するＣＰＵ２０に対して、イベント制御部５６からシステムメモリ３０へ出力されたイベントの実行を要求する割り込み信号を出力する割り込み制御部５４と、を備える。イベント制御部５６は、割り込み制御部５４がＣＰＵ２０に対して割り込み信号を出力するタイミングと同期して発生したイベント情報をシステムメモリ３０へ出力する。 （もっと読む）

【課題】転送データ格納部に入力されるデータが遅れた場合であっても、入力されているデータを所定の時間内に処理できるようにする。
【解決手段】ＤＭＡコントローラ部８が、タイマ部６で計測される所定の時間を経過しても転送データ格納部３に入力されたデータ数が転送リスト設定部５に予め記憶された転送データ格納部３に入力されるデータ数に達しないことを検知したとき、転送データ格納部３に入力されているデータを記憶部４へ転送するようにした。 （もっと読む）

【課題】ストリームデータなどのデータ処理を行う際に、バッファにデータが保持されるまで待ち続けてしまうことによるデッドロックを解消する。
【解決手段】ＦＩＦＯバッファ１１０はＤＭＡ制御部からストリーム処理コプロセッサへのストリームデータを保持する。タイマー回路１３０はＤＭＡ制御部に対して転送要求が連続して出力されている時間を計数する。タイマー回路１３０におけるタイムアウトがタイムアウト検出回路１４０により検出されると、ダミーデータレジスタ１６１の保持内容がＦＩＦＯバッファ１１０に補充される。また、ＤＭＡ転送完了後（ＤＭＡ＿ＥＮＤ＝１）には直ちにダミーデータが挿入される。一方、ＤＭＡ転送中（ＤＭＡ＿ＢＳＹ＝１）にはタイムアウト信号ＴＭＯＵＴの如何にかかわらず、ダミーデータの挿入は抑止される。 （もっと読む）

【課題】 割り込み信号の周期が正常であるか否かの検証が容易な制御装置を提供する。
【解決手段】 第１タイマ回路５１、第２タイマ回路５３、第３タイマ回路５５を備え、これらのタイマ回路から出力される割り込み信号により割り込み処理を実行するマイコン１４であって、基準となる割り込み信号を送出する第１タイマ回路５１と、第１タイマ回路５１から送出された基準となる割り込み信号に基づいて割り込み処理の処理タイミングを判定し、処理タイミングとなると割り込み信号の送出命令を第２タイマ回路５３、第３タイマ回路５５に出力するソフトウェア処理部１４と、割り込み信号の送出命令を受信して、ソフトウェア処理部１４に割り込み信号を送出する第２タイマ回路５３、第３タイマ回路５５とを有する構成としている。 （もっと読む）

【課題】プライオリティエンコーダの設定をダイナミックに変化させることにより、割込動作効率の向上を図る。
【解決手段】タイマ４は、一定時間αごとに比較演算機能部９に対して、トリガをかける。ＩＮＴＡ用カウンタ５は、ａ−１．割込（ＩＮＴＡ）の割込回数をカウントするもので、同様にＩＮＴＢ〜ＩＮＴＤ用カウンタ６〜８も同様の機能を有している。比較演算機能部９は、タイマ４からのトリガによりＩＮＴＡ〜ＩＮＴＤ用カウンタ５〜８のカウンタ値を読み込み、各割込要素の大小を比較し、この大小の比較結果によりプライオリティエンコーダ３のプライオリティ順位を、比較演算機能部９が変更する。例えば、最大値カウント順に設定するように考慮した場合は、カウント数の大小が、ＩＮＴＢ＞ＩＮＴＤ＞ＩＮＴＡ＞ＩＮＴＣであった場合、プライオリティエンコーダ３の設定例のように、エンコードされる。 （もっと読む）

【課題】ホスト装置内の処理装置が割り込み処理を行う際に参照する割り込み要求元のデバイス内データを取得するのに要する時間を短縮し、性能向上を図ることができる情報処理装置を提供する。
【解決手段】参照データ格納部３３をＣＰＵ３１から見てデバイス５０、６０、７０、８０よりもアクセスレイテンシが短い位置に備える。デバイス５０、６０、７０、８０は、ＣＰＵ３１がデバイス５０、６０、７０、８０からの割り込み要求に対して割り込み処理を行う際に参照するデバイス５０、６０、７０、８０内のデータを予め参照データ格納部３３に転送して更新し、ＣＰＵ３１は、デバイス５０、６０、７０、８０から割り込み要求があったときは、参照データ格納部３３に格納されているデバイス５０、６０、７０、８０内のデータを参照して割り込み処理を行う。 （もっと読む）

【課題】複数のデバイスが特定リソースを使用する際のリソース使用周期の始点が既知でない場合でも、あるデバイスに対し特定リソース使用の即応性を考慮しつつリソース使用に一定の制限をかけることによって、別のデバイスに対し所定周期毎に一定時間のリソース使用を保証し得るリソース使用管理装置を提供する。
【解決手段】リソース使用管理装置を適用したバス調停装置５００の検出部５１０は、プロセッサ６０に対しメモリ８０へのアクセスが許可されたことを検出し、カウンタ１３０の値を１つ減少させ、遅延回路１１０の計時を行っていないタイマに計時を開始させる。計時を開始したタイマが、所定周期時間を計時すると、遅延回路１１０は、カウンタ１３０の値を１つ増加させる。制御部５２０は、カウンタ１３０の値が０より大きい場合にプロセッサ６０に対しメモリ８０へのアクセスを許可する。 （もっと読む）

【課題】複数のプロセッサを実装する並列プロセッサシステムにおける並列プロセッサ間通信の試験方法に関し、競合状態での通信試験の実現と、通信試験の障害発生時における障害部位の解析精度の向上。
【解決手段】複数のプロセッサを実装するネットワーク中継装置において、並列に接続された並列プロセッサ間通信の試験方法であって、プロセッサよりパケットを送信先へ送信する送信部と、パケットを受信元より受信する受信部と、パケットを受信元より受信する受信部の待機時間を監視するタイマー部と、受信したパケットと比較する期待値を生成する期待値生成部と、受信したパケットと期待値を比較するチェック部と、パケットを期待値と比較するチェック部の結果より送信部と期待値生成部と受信部の待機時間を監視するタイマー部を制御する制御部とを備え、並列プロセッサ間通信の試験を効率よく実現する。 （もっと読む）

本発明の一実施形態に従って、方法は、メモリ装置から、例えば記憶装置のような目的の装置へのデータの送信に関連するプリフェッチサイクルに関して、メモリアクセス待ち時間を測定するステップを有する。その後、プリフェッチレートは、測定されたメモリアクセス待ち時間に基づいて動的に調整される。
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【課題】 リンク調整に起因するデータ転送効率の低下を抑制することができるデータ転送システムを提供する。
【解決手段】 タイマカウンタ５２の値が”０”になった場合には、リンク調整検出回路５４は、そのことを検出して、リンク調整中フラグレジスタ５５に”１”をセットする。すなわち、リンク調整を指示する。リンク切断判定回路６２は、エラー発生数に応じてタイマ設定値選択回路５０が扱うタイマ設定値を調整するための信号を生成して、タイマ設定値選択回路５０に出力する。以後、タイマ設定値選択回路５０は、リンク切断判定回路６２が出力した信号が示すタイマ設定値を選択する。 （もっと読む）

【課題】１または複数のＮＩＣポートによって送受信されるパケットを、ＰＣＩバス上で高速にかつ効率よくＤＭＡ転送を行なうバス転送装置を得ること。
【解決手段】ＤＭＡフレーマ１１２が、パケットバッファ１１３に一時保持されたパケットにこのパケットを扱うＮＩＣポート１２０〜１２ｎを識別するためのデータ長を含むフレーム情報を付加したＤＭＡフレームをＤＭＡ転送するとともに、ＰＣＩバス１０４を介してＤＭＡ転送されたＮＩＣポート１２０〜１２ｎへのパケットを含むＤＭＡフレームからパケットを抽出してＮＩＣポート１２０〜１２ｎに送信し、ＤＭＡ転送が終了した際に、割り込み要因提示装置１１４が、ＰＣＩバスインタフェース１１１がアサートにした割り込み信号の割り込み要因を提示する。 （もっと読む）

【課題】 無効なアドレスがアクセスされた場合でも、ＣＰＵに対して確実に応答信号を返すことができるデフォルトスレーブを備えたシステムＬＳＩを提供する。
【解決手段】 アドレス検出部３２で検出されたアクセス対象のアドレスに基づいて保留アドレステーブル３１を検索し、そのアドレスの割り当てが保留されていれば一致信号を出力する一致検出部３３に加え、アクセス検出部３５でアクセス要求信号が検出された後、一定時間内に応答検出部３６で応答信号が検出されないときにタイムアウト信号を出力するタイマ３７を設ける。一致信号またはタイムアウト信号の出力によって応答出力部３４は、該当するスレーブが実装されていない旨の代理の応答信号をシステムバス１２に出力する。 （もっと読む）

【課題】本発明は、ＣＰＵを介さずに転送回数設定を行うことにより、ＣＰＵへの負担を減らし、ＤＭＡ転送開始までの時間の短縮化を図ること。
【解決手段】本発明のＤＭＡ転送装置は、ＤＭＡ転送回数レジスタ１３１を内部に備え、バス１４０を介して接続されるＦＩＦＯ１２０から転送回数データを読み出してＤＭＡ転送回数レジスタ１３１に格納し、ＤＭＡ転送回数レジスタ１３１に格納された転送回数のデータの示す転送回数が０になるまで、ＦＩＦＯ１２０からのデータ転送を行い、転送回数を、ＦＩＦＯ１２０からのデータ転送を行う毎に１ずつ減らす。この発明によれば、ＤＭＡ転送開始前にＤＭＡに転送回数データを読み込むことができ、ＤＭＡ転送開始に当たりＣＰＵに処理を返す必要がなくなるので、従来のＤＭＡに比べ、転送開始までのサイクルが短くでき、ＣＰＵの負荷を軽減できる。 （もっと読む）

様々な強化策をＤＭＡコントローラ（３４）に施し、ユニバーサル・シリアル・バス（ＵＳＢ）アプリケーションなど多様なＤＭＡアプリケーションで使用するためにＤＭＡコントローラ（３４）を最適化することができる。まず、ＤＭＡチャネル（２４）を介したデータ転送の長さを制御するカウント値を格納するために使用されるＤＭＡカウント・レジスタ（５４）は、選択的にディセイブルにされ、したがってＤＭＡカウント・レジスタ（５４）がディセイブルにされているとき、ＤＭＡ制御回路（３８）は、ＤＭＡカウント・レジスタ（５４）とは独立にデータ転送を実行することができる。エンドポイント・ウォッチドッグ・タイマ（４０）は、ＤＭＡ制御回路（３８）に接続され、所定の時間内にＤＭＡチャネル（２４）が１つもデータを受け取らなかったとき、割込みを発生するように構成することもできる。さらに、最終ワードが部分的なワードである場合、ＤＭＡ制御回路（３８）に、データ・パケットからのデータの最終ワードの伝送を遅延させるための部分的ワード遅延機能を組み込むことができる。さらに、ＵＳＢプロフィール回路（２６）は、ＤＭＡ制御回路（３８）に接続され、ＵＳＢプロフィール回路（２６）によってサポートされている複数のＵＳＢプロトコルのうちから選択されたＵＳＢプロトコルと共に使用するために、少なくとも１つのＤＭＡ制御回路（３８）の動作パラメータを制御し、選択的にＤＭＡ制御回路（３８）を最適化することができる。
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