【課題】層間絶縁膜を厚くすることなく、放電耐圧を向上させ、デバイスの特性の安定化や性能の向上を図る。
【解決手段】高耐圧配線は、Ｓｉ基板１０１上に形成された配線層１０３と、絶縁膜１０４と、上層配線１０５，１０６と、絶縁膜１０４に形成された溝１０７とを有する。配線層１０３上の絶縁膜１０４の厚さＴは、上層配線１０５と１０６間の距離ｄよりも小さく、溝の幅Ｗは、距離ｄよりも小さい。絶縁膜１０４の厚さＴは、配線層１０３と上層配線１０５，１０６との間に与えられる最大の電位差Ｖ_maxよりも絶縁膜１０４の耐圧が大きくなるように設定され、絶縁膜１０４の露出量Ｘは、溝の幅Ｗと距離ｄとが等しいときの絶縁膜１０４に沿った沿面放電開始電圧をＶ₀（Ｖ₀＝ｂ×ｌｎＴ＋ｃ、ｂ，ｃは定数）としたとき、Ｖ_max＜ａＸ＋Ｖ₀（ａは定数）となるように設定される。 （もっと読む）

【課題】配線設計において、簡易的に配線混雑を回避することが可能な配線設計方法を提供することを目的とする。
【解決手段】複数の第１方向配線の配線層及び複数の第２方向配線の配線層を備える基板対して概略配線を行い、基板を複数のタイルに分割し、複数のタイルに対応するように、複数の第１方向配線の配線層及び複数の第２方向配線の配線層を分割して、複数の第１方向配線の部分配線領域と、複数の第２方向配線の部分配線領域と、を形成し、タイルにおける第１方向配線がオーバーフローしている場合には、このタイルに対応する第２方向配線の部分配線領域を、第１方向配線の部分配線領域に変更する。 （もっと読む）

【課題】スイッチング素子として、半導体基板や透明基板、ガラス基板にトランジスタを形成し、相互に結線した半導体集積回路に関し、狭幅領域に小面積で配置可能な回路レイアウトを提供する。
【解決手段】３本以上の電源線と電源線の接続を切り換える２つ以上のトランジスタを含む半導体集積回路である。本発明の半導体集積回路は、第１、第２および第３の電源線が上記の順序で互いに平行に配置され、第２の電源線ａ３４の両側にある、第１の電源線Ａ３２との間隙および第３の電源線Ｂ３３との間隙にそれぞれ配置された第１のトランジスタおよび第２のトランジスタを含み、第１の電源線および第３の電源線が互いに異なる電位とされる。 （もっと読む）

【課題】スペクトルに基づいて選択された外部光活動化によるチップに埋め込まれたフォトダイオードの活動化を通してヒュージング操作などの電気的な機能を実行する方法、ならびに対応する構造および回路を提供すること。
【解決手段】本発明は、集積回路への追加の回路素子に関連して、特定の強度／波長特性を有する入射光が、修復の実施を実行するようにする、すなわち歩留りまたは信頼性あるいはその両方のために欠陥回路素子を冗長回路素子に置き換え、さらに、この入射光が、パッケージ化されたチップがシステム内に配置された後にＥＳＤ保護デバイスを入力パッドから切り離すようにすることに基づく。パッケージ上の追加のピンは不要である。 （もっと読む）

【課題】論理素子、メモリ、論理素子領域などが固定されない集積回路および集積回路装置を提供する。
【解決手段】時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔn（ただし、nは任意の整数）とともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が素子の全体集合である集積回路を用いる。また、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が任意の個数の部分集合である集積回路を用いる。 （もっと読む）

【課題】 チップ接合後においても不良セルの救済が可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明に係る半導体記憶装置１は、スペアメモリセルを有するメモリＩＣチップ１０と、このメモリＩＣチップ１０が電気的接合部２を介して接続されているロジックＩＣチップ２０と、不良メモリセルからスペアメモリセルの選択動作を切り替える切替用素子部とを備えている。本発明では、スペアメモリセルの選択動作を切り替える切替用素子部を、ロジックＩＣチップ２０上であってメモリＩＣチップ１０との接続領域外方の切替用素子部形成領域２４に配置しているので、メモリＩＣチップ１０の接合後においてもロジックＩＣチップ２０上の切替用素子部の処理あるいは操作を行うことで、不良セルの救済が可能となる。 （もっと読む）