【課題】電子と正孔の相互作用による、磁化方向が略平行なときの電流Ｉ_Ｄ^Ｐと、磁化方向が略反平行なときの電流Ｉ_Ｄ^ＡＰとの差の絶対値の減少を抑制することを可能にする。
【解決手段】表面にｎ型の半導体領域が設けられた半導体基板１０と、半導体領域上に離間して設けられたソース電極３０ａおよびドレイン電極３０ｂであって、ドレイン電極は半導体領域上に設けられ半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層３１ｂと、第１半導体層上に設けられた第１強磁性層３４ｂとを有し、ソース電極は半導体領域上に設けられた第２強磁性層３４ａを有する、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間の半導体領域に設けられたゲート電極２４と、を備え、第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変である。 （もっと読む）

【課題】既存のＣＭＯＳ回路を含んでその高速化が簡単にできる半導体集積回路装置及び高速化方法を提供する。
【解決手段】半導体集積回路装置に設けられた複数の信号伝達経路は、複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる。複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。
【選択図】図５
（もっと読む）

【課題】微細化が可能な遅延回路部を有する半導体装置を提供する。
【解決手段】ゲート電極１１ｇ〜１４ｇのトランジスタを有する論理回路部１ａと、ゲート電極１７ｇ、１８ｇが、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続されたゲート電極１９ｇ、２０ｇを有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、ゲート電極１７ｇ、１８ｇの電位より低いゲート電位が印加される遅延生成部を有し、論理回路部１ａの出力をＣＭＯＳインバータに入力して、遅延生成部のドレインから出力する遅延回路部３ａと、ダミーゲート２９ｇとを備え、ゲート電極１１ｇ〜２０ｇ及びダミーゲート２９ｇが、所定の長さ及び幅を有し、間隔Ｄで正対した配列関係を有する。 （もっと読む）

【課題】低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供する。
【解決手段】半導体チップ１００内に形成される各機能ユニット１０１〜１０７のうち、高しきい値電圧のトランジスタを用いた機能ユニット１０１〜１０６と低しきい値電圧化した機能ユニット１０６，１０７とにユニット単位で分割し、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用する。 （もっと読む）