【課題】高温相の結晶構造の容量絶縁膜を電極上に直接形成可能なキャパシタの製造方法を提供する。
【解決手段】本発明のキャパシタＣａｐの製造方法は、第一の電極３を形成する工程と、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得る金属酸化物の形成工程であって、前記第一の電極３上に、前記低温相の結晶構造の成膜温度よりも低い第一の温度で前記非晶質相からなる前記金属酸化物を形成する工程と、前記第一の温度から、前記高温相の結晶構造の成膜温度である第二の温度まで、１０℃／秒以上の昇温速度で昇温し、前記第二の温度で前記金属酸化物をアニールすることにより、前記金属酸化物に前記高温相の結晶構造を析出させて容量絶縁膜４とする工程と、前記容量絶縁膜４上に第二の電極５を形成する工程を採用する。 （もっと読む）

【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）

【課題】本発明は、周辺回路領域のうち、メモリセル領域と周辺回路領域の境界付近に位置する領域において、多層的に配線層のレイアウトを行うことで、高集積化を実現することのできる半導体装置及びその製造方法を提供することを課題とする。
【解決手段】素子層１６上であって、周辺回路領域１２のうち、メモリセル領域１１と周辺回路領域１２との境界付近に位置する境界領域１３に設けられた局所配線２１と、素子層１６上に設けられた複数の第１及び第２の下部電極９５，９６及び上部電極９８を有するキャパシタ３１と、複数の第１の下部電極９５を連結すると共に、局所配線１９の一部と対向する位置まで延出形成された第１のサポート膜２６と、上部電極９８とその上方に配置された第１の上部配線４２とを連結すると共に、局所配線１９の上方に位置し、かつ第１のサポート膜２６に到達する第１のコンタクトプラグ３７と、を有する。 （もっと読む）

【課題】ガードリングの広がりを防止し、セルマット端でのシリンダ倒れに起因するキャパシタ下部電極同士のショートあるいはキャパシタ下部電極の底面の下部導電体との接触面積減少による高抵抗化を抑制する。
【解決手段】キャパシタの下部電極となるシリンダ状電極を形成し、サポート膜をシリンダ状電極内に充填した後、シリンダ状電極の型材となるシリンダコア絶縁膜を選択的にウェットエッチングにて除去する工程を備え、エッチング液がキャパシタ形成領域外へ浸透するのを阻止するガードリングがキャパシタ形成領域外周に設けられ、このガードリング内にサポート膜がシームを有して充填されており、ウエットエッチング時にシームとエッチング液との接触を防止する膜を形成するか、シリンダコア絶縁膜を焼き締めておくことで、ガードリングの広がりを防止する。 （もっと読む）

【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。
【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。 （もっと読む）

【課題】高アスペクト比を有する下部電極を備えたキャパシタを提供する。
【解決手段】本発明の半導体装置の製造方法は、第１キャパシタホール１２１内壁にクラウン形状の第１電極１５１を形成する工程と、第１キャパシタホール１２１に連通する第２キャパシタホール１８１を上層の絶縁膜に形成する工程と、第２キャパシタホール内壁に第２電極膜１９１を形成し、第２キャパシタホールの底部の第２電極膜を除去して第２電極２０１を形成することで、第１電極の内壁面と第２電極の内壁面とを連続させる工程を有する。 （もっと読む）

【課題】アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成する際、電極間の剥離を防止し、電極の倒壊を抑制する。
【解決手段】導電膜を外壁に有する下部電極３０と、該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極とを有するキャパシタにおいて、下部電極は少なくとも２層の積層構造であって、該積層構造は、下層側電極１８に設けた掘り込み部に上層側電極２２の底部が埋め込まれた構造であるキャパシタ。 （もっと読む）

【課題】キャパシタ間の誘電物質を互いに分離することのできる半導体素子及びその製造方法を提供する。
【解決手段】下部電極コンタクトプラグ１２０を含む半導体基板１００上に誘電膜２２０の吸着防止層１４０を蒸着してキャパシタの間の誘電膜を互いに分離することにより、隣接したキャパシタのバイアス（ｂｉａｓ）から影響を受けなくなり、セルのリフレッシュ特性が改善する。 （もっと読む）

【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。 （もっと読む）

【課題】クラウン構造の下部電極形成に溶液エッチングを用いても電極支持膜が剥離脱落したり、収縮して下部電極が倒壊することを抑制し、工程が簡略であり、プロセスコストの増大を抑えたキャパシタの製造方法を提供する。
【解決手段】容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成し、次にこれら積層膜を貫通し容量コンタクト表面を露出する第一のホールを形成し、第一のホールの側壁を構成する第二層間絶縁膜および第三層間絶縁膜を後退させ電極支持膜がホール内に突出した第二のホールを形成し、ホール内に突出した支持膜表面を酸化した後、第二のホール内壁に下部電極を形成し、第二層間絶縁膜、第三層間絶縁膜及び電極支持膜表面の酸化膜を溶液エッチングを用いて除去する。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】リーク電流の増加が抑制されたキャパシタを形成可能な半導体装置の製造方法を提供する。
【解決手段】基板上に第１絶縁膜と第２絶縁膜とを順次形成する工程と、第２絶縁膜を貫いて第１絶縁膜内に達する孔部を形成する工程と、孔部の底部及び側面を覆うとともに断面視で凹字型の形状を有する電極を形成する工程と、電極上及び第２絶縁膜上に、電極の上面の一部から第２絶縁膜の上面の一部にかけて開口を有するマスクを形成する工程と、マスクを用いてドライエッチングを行い、開口から露出する第２絶縁膜を除去して第２絶縁膜に開口部を形成すると共に、開口から露出する電極の上部の一部を掘削して電極の上部に切り欠き部を形成する工程と、切り欠き部の端部の少なくとも一部を等方性エッチングにより削る工程とを備える半導体装置の製造方法を採用する。 （もっと読む）

【課題】ＤＲＡＭセルの密度を向上させ、製造工程を簡素化し、リフレッシュレートを下げることができるＤＲＡＭセルを提供する。
【解決手段】ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に設けた金属層に形成した磁器コンデンサ１４０とを備える。磁器コンデンサ１４０は、第１の磁性層１４２と、第１の磁性層１４２上に形成した誘電体層１４４と、誘電体層１４４上に形成した第２の磁性層１４６とを有する。誘電体層１４４が非導電性材料からなり、第１の磁性層１４２及び第２の磁性層１４６がＣｏＮｉＦｅ合金からなる。 （もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークの計測が確実に、精度良くでき、また、マークにとって不要な構成を有さず、半導体装置の製造プロセスの過程で異物が発生することを抑制して製造歩留が低下することを防止した半導体装置の製造方法および半導体装置を提供する。
【解決手段】マーク構造体１００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成され、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけては、不透明なビット線層１１３が、ドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２のポリサイドとして構成されている。 （もっと読む）

【課題】ホットキャリア起因の誤書き込みを抑制し、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有する。この選択ゲートトランジスタと、これに接続されるメモリセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして半導体基板と逆導電型の第１の不純物層が形成される。この第１の不純物層の不純物濃度分布が、選択ゲート電極と制御ゲート電極のそれぞれの端部から等距離かつ主面に垂直な第１の仮想平面に対して非対称であり、第１の不純物層の不純物濃度が第１の仮想平面を基準にメモリセルトランジスタ側で選択ゲートトランジスタ側よりも高濃度であることを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】下部電極の表面に絶縁性の酸化膜が形成されることを抑制することができる半導体装置を提供する。
【解決手段】この半導体装置は、基板１００、基板１００上に形成された絶縁膜２１０、及び容量素子３００を備える。容量素子３００は、絶縁膜２１０上に形成されたシリンダ型の下部電極３１０、誘電体膜３２０、及び上部電極３３０を備える。誘電体膜３２０は、下部電極３１０の底面上、内側面上、及び外側面上それぞれに形成されている。すなわち下部電極３１０の底面、内側面、及び外側面それぞれが容量の増大に寄与する。そして下部電極３１０の底面、内側面、及び外側面それぞれにおいて、内部から表面に向かって窒素濃度が上昇している。 （もっと読む）

【課題】大きな誘電率とリーク電流の抑制の両立が可能であり、さらに特性の均一性にも優れているキャパシタ素子用の絶縁膜およびキャパシタ素子を提供する。
【解決手段】一対の電極と、前記一対の電極に挟まれた絶縁膜とを有するキャパシタ素子に用いられる前記絶縁膜であって、五酸化ニオブに対してバンドギャップが大きな金属酸化物をなす金属元素が、五酸化ニオブに添加されてなることを特徴とするキャパシタ素子用の絶縁膜を採用する。 （もっと読む）

【課題】電気的特性に優れたキャパシタ構造を有し、且つキャパシタ形成に起因する動作不良が抑えられた半導体装置を提供する。
【解決手段】半導体基板上の層間絶縁膜に設けられた導電プラグ、及びこの導電プラグ上に接続された下部電極と、この下部電極上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極とを有するキャパシタを備えた半導体装置において、前記下部電極が、柱状導電体と、この柱状導電体の少なくとも側面周囲に設けられた導電外層とを有し、前記誘電体膜が、前記下部電極の少なくとも側面周囲を覆うように前記導電外層に接して設けられている。 （もっと読む）

【課題】素子の微細化によっても、機械的強度に優れ、微細加工が容易であり、かつ十分な記憶容量を確保したキャパシタを有する半導体装置を提供する。
【解決手段】柱状の下部電極（101、201、301）、容量絶縁膜（102、202、302）及び上部電極（103、203、303）を有するキャパシタが層間膜を介して複数積層されており、下層キャパシタの下部電極（101）上端から上層キャパシタの下部電極（201）下端を接続するコンタクトプラグ（104）と、各層キャパシタの上部電極を接続するコンタクトプラグ（22）を有する半導体記憶装置。 （もっと読む）