【課題】ボーイング形状に形成される深孔をストレート形状にする。
【解決手段】シリコン窒化膜４上に、不純物ドープした第１のシリコン酸化膜５と、不純物非ドープの第２のシリコン酸化膜６の積層構造の層間絶縁膜に、ドライエッチングによりボーイング形状の第１のホール８を形成し、熱リン酸を用いたウエットエッチングによりシリコン窒化膜４と第１のシリコン酸化膜５とを後退させてボーイング部の下部を拡幅した第２のホール９を形成する。 （もっと読む）

【課題】クラウン構造の下部電極形成に溶液エッチングを用いても電極支持膜が剥離脱落したり、収縮して下部電極が倒壊することを抑制し、工程が簡略であり、プロセスコストの増大を抑えたキャパシタの製造方法を提供する。
【解決手段】容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成し、次にこれら積層膜を貫通し容量コンタクト表面を露出する第一のホールを形成し、第一のホールの側壁を構成する第二層間絶縁膜および第三層間絶縁膜を後退させ電極支持膜がホール内に突出した第二のホールを形成し、ホール内に突出した支持膜表面を酸化した後、第二のホール内壁に下部電極を形成し、第二層間絶縁膜、第三層間絶縁膜及び電極支持膜表面の酸化膜を溶液エッチングを用いて除去する。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】ＤＲＡＭセルのキャパシタに適用できる膜厚まで薄膜化しても、高い誘電率を得るのに十分な結晶性を確保する誘電体膜を提供する。
【解決手段】トランジスタとワード線３、ビット線６がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。その上部に、さらに第２の導電性プラグ８が接続されており、これは反応バリア層９を介して円筒型のキャパシタ下部電極１０につながっている。下部電極１０の表面には、ニッケルまたはコバルトを０．５％から１０％の範囲で添加した二酸化チタン１１が形成されており、上部電極１２と下部電極１０、および二酸化チタン１１でキャパシタが構成されている。 （もっと読む）

【課題】 電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを得る。
【解決手段】 ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極は、前記プラグが埋め込まれた穴内に埋め込まれ、前記プラグに対して自己整合的に形成された第１の構成部と、前記第１の構成部上及び第１の構成部の外側の領域上に形成され、断面の面積が前記第１の構成部の断面の面積よりも広い第２の構成部とからなり、前記第１の構成部及び第２の構成部は連続膜によって一体に形成されている。 （もっと読む）