【課題】 ＥＥＰＲＯＭにおいて、浮遊ゲート電極（ＦＧ）に蓄積された電荷を除去するデータ消去動作に高い電圧が必要となる。
【解決手段】 メモリセルをｐ−ＭＯＳＦＥＴ２０とｎ−ＭＯＳＦＥＴ２２との組で構成する。ＦＥＴ２０，２２は共通のＦＧを有する。データ書き込み動作時には、ＦＥＴ２２のチャネルに電流を流し、ドレイン領域近傍にてホットエレクトロンを発生させ、これを制御ゲート電極（ＣＧ）に正電圧を印加してＦＧに注入させる。データ消去動作時には、ＦＥＴ２０のチャネルに電流を流してホットホールを発生させ、これをＣＧに負電圧を印加してＦＧに注入させる。これにより、高い電圧を必要とするＦＮトンネル電流を用いずにデータ消去動作が実現される。 （もっと読む）

【課題】 書き込み速度のばらつきを軽減できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。
【解決手段】 トレンチに、絶縁物５を埋め込む。マスク材４を除去するとともに、絶縁物５を少なくとも平面方向に後退させる。絶縁物５の側壁上にスペーサ６を形成する。スペーサ６間に、浮遊ゲートとなる第２の膜７を形成する。スペーサ６を除去し、絶縁物の側壁が露出する空間を形成する。絶縁物５を、空間から後退させる。 （もっと読む）

【課題】微細化が図られ、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層１０と、不揮発性メモリ２０と、前記不揮発性メモリ２０の上方に設けられたエッチングストッパ膜４０と、層間絶縁層５０と、を含み、前記不揮発性メモリ２０は、埋込絶縁層１２により画定された第１領域１０Ｘおよび第２領域と、不純物領域２８からなるコントロールゲートと、絶縁層２２と、前記第１領域１０Ｘおよび前記第２領域の上方で連続した層からなるフローティングゲート電極２４と、前記フローティングゲート電極２４の側方の前記半導体層に設けられたソース領域およびドレイン領域と、を含み、前記フローティングゲート電極２４の上方には、前記エッチングストッパ膜４０が設けられていない除去領域４２が設けられている。 （もっと読む）

【課題】 微細化が図られ、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０に設けられた分離絶縁層１２により画定された第１領域１０Ｍおよび第２領域１０Ｔと、
前記第１領域１０Ｍに設けられた不揮発性メモリ２０と、
前記第２領域１０Ｔに設けられた複数のＭＯＳトランジスタ１２０と、
前記第２領域１０Ｔにおいて、前記複数のＭＯＳトランジスタ１２０間に埋め込まれた第１層間絶縁層５０と、
前記第１領域１０Ｍおよび前記第２領域１０Ｔの上方に設けられた第２層間絶縁層５２と、を含む。 （もっと読む）

【課題】フローティングゲート電極間のブリッジ発生を抑制し、カップリング比を増加させるフラッシュメモリ素子のフローティングゲート電極形成方法の提供。
【解決手段】半導体基板上にフローティングゲート電極用第１シリコン膜、パッド窒化膜を形成し、トレンチを定義する段階と、前記定義されたトレンチに埋め込み絶縁膜を形成し、前記パッド窒化膜が露出するまで平坦化工程を行い、素子分離膜を形成する段階と、前記パターニングされたパッド窒化膜を除去し、前記パッド窒化膜が除去された領域にフローティングゲート電極用第２シリコン膜を形成する段階と、前記第２シリコン膜上にシリンダ型フローティングゲート電極形成用パターンを形成し、これをエッチングマスクとして前記第２シリコン膜にエッチング工程を行い、前記フローティングゲート電極用第１シリコン膜上にシリンダ型フローティングゲート電極パターンを形成する段階とを含む。 （もっと読む）

【課題】 横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】 本発明の半導体装置は、被遮光領域１０Ａを有する半導体層１０と、
前記被遮光領域１０Ａの前記半導体層１０に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層３０と、
前記第１層間絶縁層３０の上方に設けられた複数の第１遮光層３４と、
少なくとも第１遮光層３４の上方に設けられた第２層間絶縁層４０と、
前記第２層間絶縁層４０の上方に設けられ少なくとも隣り合う前記第１遮光層３４同士の間に設けられるよう所定のパターンを有する、第２遮光層４４と、
前記第１遮光層３４と前記第２遮光層４４との重なり部分に設けられたビア層４２と、を含み、
前記ビア層４２は、前記第２層間絶縁層４０のうち、前記第１遮光層３４と前記第２遮光層４４とが重なる領域に連続した溝状の開口４２ａを設け、該開口４２ａに導電材が埋め込まれてなる。 （もっと読む）

単一の基板上にメモリアレイおよび周辺回路を共に製造する方法で、基板のすべての領域にわたって誘電体層（３０２）、フローティングゲート層（３０６）、層間誘電体（３０８）、およびマスク層（３１０）を形成する。自己整合的なシャロートレンチ分離構造（ＳＴＩ）が形成された後、これらの層は、周辺領域から除去され、異なる厚みの誘電体（６４０、８６０）が、これらの領域にある回路の電圧に応じて、周辺領域に形成される。メモリアレイおよび周辺回路上にわたって導電層（９７０）が形成されて、メモリアレイにコントロールゲートを形成し、周辺領域にゲート電極を形成する。
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【課題】 情報としての電荷が容易に抜けない半導体記憶装置をより簡便に形成する半導体記憶装置の製造方法と、電荷保持特性の高い半導体記憶装置を提供する。
【解決手段】 隣り合うサイドウォール絶縁膜等に挟まれた領域に位置するポリシリコン膜の部分を残して、他のポリシリコン膜の部分が除去される。次に、フロロカーボン系のガスを使用して、サイドウォール絶縁膜およびシリコン酸化膜にドライエッチングが施される。このとき、スパッタリング効果を高めることによって、ポリシリコン膜における窪みの両側の突出した部分が徐々に削り取られる。最終的に、サイドウォール絶縁膜等が除去された状態では、窪みの両側の突出したポリシリコン膜の部分が完全に削り取られて、フローティングゲート電極となるポリシリコン膜９ｂの上端部分はなだらかな凸状に形成される。 （もっと読む）

【課題】不揮発性記憶素子及びその形成方法を提供する。
【解決手段】この素子は基板上に配置され、上へ突出したフィン、及びフィンを横切る制御ゲート電極を含む。制御ゲート電極とフィンとの間にフローティングゲートが介装される。フローティングゲートは第１及び第２貯蔵ゲートを含む。第１貯蔵ゲートはフィンの側壁上に配置され、第２貯蔵ゲートはフィンの上部面上に配置され、第１貯蔵ゲートと接続する。第１貯蔵ゲートとフィンの側壁との間に第１絶縁膜が介装され、第２貯蔵ゲートとフィンの上部面と間に第２絶縁膜が介装される。第２絶縁膜は第１絶縁膜に比べて薄い厚さを有する。制御ゲート電極とフローティングゲートとの間にブロッキング絶縁パターンが介装される。 （もっと読む）

【課題】 異なる深さ及び広さを有する埋め込み素子分離領域において、それぞれがボイドフリーの構造を有することを目的とする。
【解決手段】 第１の素子分離領域２０を有するメモリセル領域と、前記第１の素子分離領域２０よりも間口が広く、かつ、中央部２１ａの深さが周辺部の深さ及び前記第１の素子分離領域２０の深さよりも深い、第２の素子分離領域２１ｂを有する第２の素子形成領域とを有することを特徴とする。 （もっと読む）

【課題】 自己整列工程を実施しながら、トンネル酸化膜の形成で発生するシニング現象を減少させフローティングゲートの形成でギャップフィルマージンを十分に確保し、簡単な工程の実施で獲得可能である半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、基板１０に形成されたトレンチ１１を埋立し表面の中心部位にはリセスパターン１２ａを有する素子分離膜１２を備える。そして、基板１０の前記素子分離膜１２を除いた部位上に形成されるトンネル酸化膜パターン１４と、前記トンネル酸化膜パターン１４及び前記素子分離膜１２の上に形成され、前記素子分離膜１２を部分的に露出させる第１ゲート電極１８とを備える。また、前記第１ゲート電極１８の表面上と前記素子分離膜１２の表面上に連続的に形成された誘電膜２０、及び前記誘電膜２０を有する結果物上に形成された第３導電物からなる第２ゲート電極２２を備える。 （もっと読む）