【課題】 任意の幅で重なり合う発振レンジの設定を行い、ＰＬＬ回路でのジッタの発生を抑制する。
【解決手段】 デジタルＰＬＬ回路１０の発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられ、カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。 （もっと読む）

【課題】位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置等を提供することである。
【解決手段】位相比較器１Ａは、データ信号と、デジタルＶＣＯ１Ｃの再生クロック信号を基準としたデータ信号の位相の遅れ及び進みを検出する。ランダムウォークフィルタ１Ｂは、この遅れ進みの回数差を計測して、回数差の絶対値が所定値に達すると、差を打ち消す方向に再生クロック信号の位相を変化させるようデジタルＶＣＯ１Ｃを制御し、計測結果をリセットして計測を再開する。再生位相比較器３は、デジタルＶＣＯ１Ｃ及び２Ｃの各再生クロック信号の位相差を検出してランダムウォークフィルタ１Ｂに通知する。ランダムウォークフィルタ１Ｂは、通知された位相差が所定量に達している間は、計測結果のリセットやデジタルＶＣＯ１Ｃの再生クロック信号の位相の変更を行わない。 （もっと読む）

【課題】本発明は、コストを抑制しつつ、入力された信号の電圧を長時間保持することができる電圧保持回路及び電圧保持回路を備えるクロック同期回路を提供することを目的とする。
【解決手段】 外部から入力される制御信号の電圧と、出力されるアナログ保持信号の電圧との比較結果を出力する電圧比較部１１０と、比較結果に基づいて、保持しているデジタル値である保持値を増減させ、保持値に基づいて生成されるデジタル値であるデジタル保持信号を出力するデジタル値保持部１２０と、デジタル保持信号をアナログ値に変換しアナログ保持信号として出力するＤ／Ａ変換部１３０とを備える。 （もっと読む）

【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）

【課題】ディジタル位相同期ループ回路において制御発振部の追従性能を向上させる。
【解決手段】このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。そして、レンジカウンタ（分周比制御部）５６は、分周器１８おける分周比Ｎを第２の同期制御信号(m),(n)にしたがって可変制御する。 （もっと読む）

【課題】小型で設計や調整が容易な発振周波数制御回路を提供すること。
【解決手段】入力されるアナログ制御電圧に応じた周波数の発振信号を生成する発振回路から出力される、発振信号の周波数を計数する周波数カウンタと、入力されるデジタル値に応じて前記アナログ制御電圧を生成する複数のＤ／Ａコンバータと、入力される制御信号に応じたデジタル値を生成するデジタル値生成回路と、周波数カウンタにより計数される周波数を基準の周波数と比較して、比較の結果に応じて前記デジタル値生成回路に入力する制御信号を生成する演算回路とを備える発振周波数制御回路を提供する。 （もっと読む）

【課題】
クロックアンドデータリカバリ回路において、シリアルデータの周波数および位相変動に追従し、良好なジッタ耐力特性となるクロックアンドデータリカバリ回路の提供。
【解決手段】
クロックアンドデータリカバリ回路を構成するフィードバック制御器１０７が、シリアルデータの周波数および位相変動に対する抽出クロックの追従速度を監視し、時々刻々と適応的に積分器１０２に対して、フィードバック制御を行なうことで、抽出クロックの追従速度の向上と、ジッタ耐力特性の向上を実現する。 （もっと読む）

本発明に係るクロックリカバリ回路は、第１遅延量でデータ信号を順次遅延させる複数段の第１可変遅延素子と、第１遅延量より大きい第２遅延量で、クロック信号を順次遅延させる複数段の第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された複数のデータ信号を、同一段の第２可変遅延素子によって遅延されたクロック信号によりサンプリングする複数のタイミングコンパレータと、連続する２つのタイミングコンパレータの２つのサンプリング結果を排他的論理和演算する複数のＥＯＲ回路と、複数のＥＯＲ回路の演算結果に基づいて、クロック信号を遅延させるリカバリ可変遅延回路とを有する。 （もっと読む）