クロック信号発生装置、クロック信号発生方法及びプログラム
【課題】位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置等を提供することである。
【解決手段】位相比較器１Ａは、データ信号と、デジタルＶＣＯ１Ｃの再生クロック信号を基準としたデータ信号の位相の遅れ及び進みを検出する。ランダムウォークフィルタ１Ｂは、この遅れ進みの回数差を計測して、回数差の絶対値が所定値に達すると、差を打ち消す方向に再生クロック信号の位相を変化させるようデジタルＶＣＯ１Ｃを制御し、計測結果をリセットして計測を再開する。再生位相比較器３は、デジタルＶＣＯ１Ｃ及び２Ｃの各再生クロック信号の位相差を検出してランダムウォークフィルタ１Ｂに通知する。ランダムウォークフィルタ１Ｂは、通知された位相差が所定量に達している間は、計測結果のリセットやデジタルＶＣＯ１Ｃの再生クロック信号の位相の変更を行わない。
【解決手段】位相比較器１Ａは、データ信号と、デジタルＶＣＯ１Ｃの再生クロック信号を基準としたデータ信号の位相の遅れ及び進みを検出する。ランダムウォークフィルタ１Ｂは、この遅れ進みの回数差を計測して、回数差の絶対値が所定値に達すると、差を打ち消す方向に再生クロック信号の位相を変化させるようデジタルＶＣＯ１Ｃを制御し、計測結果をリセットして計測を再開する。再生位相比較器３は、デジタルＶＣＯ１Ｃ及び２Ｃの各再生クロック信号の位相差を検出してランダムウォークフィルタ１Ｂに通知する。ランダムウォークフィルタ１Ｂは、通知された位相差が所定量に達している間は、計測結果のリセットやデジタルＶＣＯ１Ｃの再生クロック信号の位相の変更を行わない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号発生装置、クロック信号発生方法及びプログラムに関し、特に、変調波の復調に用いるクロック信号を再生するためのクロック信号発生装置、クロック信号発生方法及びプログラムに関する。
【背景技術】
【０００２】
デジタルデータを用いた情報の伝送においては、一般的に、発振器等が発生するクロック信号が用いられる。具体的には、伝送する対象の情報が、このクロック信号を基準として特定される所定のタイミングにおけるデジタルデータの値によって表されるような手法でデジタルデータが生成され、変調された上、伝送が行われる。
【０００３】
従って、このような手法により送信側で変調されたデジタルデータを受信して、このデジタルデータが表す情報を正確に再現するためには、デジタルデータの生成に用いたものと実質上同一と見なせるような正確なクロック信号が、デジタルデータの受信側で得られる必要がある。
ところで、無線通信の伝送路においては、送信側が発した電波は、直接波と複数の反射波とが入り交じって受信側のアンテナに届くため、受信機には互いに異なった位相ないし振幅を有する複数の変調波が入力されることとなる。このような、電波が直接波以外の色々な経路を通ってくる現象、すなわちマルチパスの影響を受けて、最悪の場合、受信側で再生したクロック信号にクロックスリップが発生するといった問題が生じる。
そこで従来より、デジタルデータの生成に用いたクロック信号をこのデジタルデータの受信側で正確に再生するための手法が種々考えられてきた（例えば、特許文献１、２及び３参照）。
【０００４】
特許文献１に開示されている手法は、復調信号とこれを半タイムスロット分遅延させた信号との排他的論理和を求めることによりクロック信号を再生し、これを原発振入力信号としてＰＬＬ（Phase Locked Loop）回路に入力することによりクロック信号の位相を制御するというものである。
【０００５】
特許文献２に開示されている手法は、ＰＬＬ回路を用いてクロック信号の位相の制御を行うのみでは１クロック分以上のずれを補正できないことに鑑み、復調信号から再生されたクロック信号と、ＰＬＬ回路内のＶＣＯ（Voltage Controlled Oscillator）から得られるクロック信号とを継続して監視し、両者間に１クロック分以上のずれが生じたときこれを検出して、検出結果をＶＣＯの補正に用いる、というものである。
【０００６】
特許文献３に開示されている手法は、再生されたクロック信号をなすパルスの一部に欠落がある場合、ＰＬＬ回路の内部で異常に大きな値の誤差信号が生じてクロック信号の位相の制御が狂うことがある点を解決するためのものである。具体的には、復調信号から再生されたクロック信号と、ＰＬＬ回路内のＶＣＯから得られるクロック信号との同期が失われた場合に、再生されたクロック信号をなすパルスのハイレベル側又はローレベル側のいずれが欠落しているかに従い、ＶＣＯが発するパルスのハイレベル側又はローレベル側の幅を狭くして誤差信号の値の増大を抑える、というものである。
【特許文献１】特開昭５８−９５４４７号公報
【特許文献２】特開２００３−２５８７８３号公報
【特許文献３】特開平９−２７５３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２の手法を用いてＶＣＯの補正を行うには、再生されたクロック信号とＶＣＯより得られるクロック信号との間に１クロック分以上のずれが生じたことを検出するのに必要な時間監視を継続する必要があり、この期間は、一般的には数十クロック分にも及ぶ。従って、特許文献２の手法では、クロック信号の位相を迅速に補正することができず、クロック信号の再生を正確に行うことが困難な場合が多い。
【０００８】
また、特許文献３の手法は再生されるクロック信号のパルス幅を局所的に変化させる手法ではあるものの、当該クロック信号の位相を補正するものではない。
【０００９】
本発明は、このような従来の問題点に鑑みてなされたもので、位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置、クロック信号発生方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するため、この発明の第１の観点に係るクロック信号発生装置は、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、を備え、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とする。
【００１１】
このようなクロック信号発生装置によれば、出力クロック信号は位相の変化に迅速に追従する一方、出力クロック信号と内部クロック信号との位相差は所定量以内に保たれるので、内部クロック信号が高安定なものである限り、クロックスリップの発生を防止でき出力クロック信号の安定性が確保される。
【００１２】
前記内部クロック発振手段は、当該内部クロック信号の位相を、自己に供給される内部クロック制御信号が示す方向に変化させる手段を備えてよい。
この場合、前記クロック信号発生装置は、
前記データ信号、及び、前記内部クロック信号を取得し、当該内部クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第２の進み遅れ検出信号を生成する第２のデータ進み遅れ検出手段と、
前記第２の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第２の進み遅れ検出信号に基づいて計測し、当該累積量が、第１の所定値より大きな第２の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記内部クロック信号の位相を変化させるよう指示する前記内部クロック制御信号を生成して前記内部クロック発振手段に供給し、新たに計測を開始する内部クロック制御手段と、を更に備えるものであってもよい。
このような構成を有していれば、高安定な内部クロック信号が得られるので出力クロック信号の安定性が確保される。
【００１３】
前記出力クロック制御手段は、例えば、前記第１の進み遅れ検出信号を取得して、前記遅れが検出された回数と前記進みが検出された回数との差を、当該第１の進み遅れ検出信号に基づいて計測し、計測を開始して以降の計測結果を表すデータを記憶し、当該差の絶対値が第１の所定値に達したとき、当該差の発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、当該計測結果を表すデータの値を初期化し、新たに計測を開始する手段を備えることにより、進み又は遅れの累積量の計測等を行えばよい。
【００１４】
前記第１のデータ進み遅れ検出手段は、例えば、前記データ信号の値が遷移するタイミングを検出し、当該タイミングが、前記出力クロック信号の遷移のタイミングの前後いずれにあるかを判別することにより、当該データ信号の位相の遅れ及び進みを検出すればよい。
【００１５】
また、この発明の第２の観点に係るクロック信号発生方法は、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振ステップと、
内部クロック信号を発生する内部クロック発振ステップと、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出ステップと、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振ステップに供給し、新たに計測を開始する出力クロック制御ステップと、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出ステップと、より構成されており、
前記出力クロック制御ステップでは、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とする。
【００１６】
このようなクロック信号発生方法によれば、出力クロック信号は位相の変化に迅速に追従する一方、出力クロック信号と内部クロック信号との位相差は所定量以内に保たれるので、内部クロック信号が高安定なものである限り、クロックスリップの発生を防止でき出力クロック信号の安定性が確保される。
【００１７】
また、この発明の第３の観点に係るプログラムは、
コンピュータを、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、して機能させるためのプログラムであって、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とする。
【００１８】
このようなプログラムを実行するコンピュータによれば、出力クロック信号は位相の変化に迅速に追従する一方、出力クロック信号と内部クロック信号との位相差は所定量以内に保たれるので、内部クロック信号が高安定なものである限り、クロックスリップの発生を防止でき出力クロック信号の安定性が確保される。
【発明の効果】
【００１９】
本発明によれば、位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置、クロック信号発生方法及びプログラムが実現される。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、クロック再生装置を例とし、図面を参照して説明する。図１は、この発明の実施の形態に係るクロック再生装置の構成を示す図である。図示するように、このクロック再生装置は、ＰＬＬ（Phase Locked Loop）回路１と、ＰＬＬ回路２と、再生位相比較器３とより構成されている。
また、図２は、このクロック再生装置の後述する各部が生成する信号の波形又は値について、その時間変化の一例を示すグラフである。
【００２１】
ＰＬＬ回路１は、位相比較器１Ａと、ランダムウォークフィルタ１Ｂと、デジタルＶＣＯ（Voltage Controlled Oscillator）１Ｃとより構成されている。
ＰＬＬ回路２は、位相比較器２Ａと、ランダムウォークフィルタ２Ｂと、デジタルＶＣＯ２Ｃとより構成されている。
【００２２】
位相比較器１Ａは、例えば外部の復調器がＦＳＫ（Frequency Shift Keying）変調信号を復調するなどして得た２値のデータ信号を外部より取得し、また、デジタルＶＣＯ１Ｃが連続的に発生する後述の再生クロック信号を取得する。そして、取得したデータ信号の値が零クロスしたか否かを判別し、零クロスしたと判別したタイミングで零クロス検出信号を生成し、ランダムウォークフィルタ１Ｂに供給する。
また、位相比較器１Ａは、データ信号が零クロスしたタイミングにおけるこのデータ信号の位相が本来の位相より進んでいるか又は遅れているかを判別し、判別の結果を示す進み遅れ検出信号を生成し、ランダムウォークフィルタ１Ｂに供給する。
【００２３】
より具体的には、位相比較器１Ａは、例えば図３に示すように、データ信号入力端と、再生クロック信号入力端と、零クロス検出信号出力端と、進み遅れ検出信号出力端と、ＤラッチＤ１〜Ｄ４と、インバータＩＮＶと、ＸＯＲ（排他的論理和）ゲートＸ１及びＸ２とより構成されている。
【００２４】
ＤラッチＤ１〜Ｄ４はそれぞれ、クロック入力端ＣＫと、データ入力端Ｄと、データ出力端Ｑとを備えている。
各々のＤラッチは、自己のクロック入力端ＣＫに供給されている信号がローレベルからハイレベルへと立ち上がった時点に自己のデータ入力端Ｄに供給されている信号の論理値を記憶し、記憶している論理値を示す信号を、クロック入力端ＣＫに供給されている信号が再び立ち上がるまで、自己のデータ出力端Ｑから出力し続ける。
インバータＩＮＶは入力端及び出力端を備え、自己の入力端に供給された信号の論理値を反転させた信号を生成して自己の出力端より出力する。
ＸＯＲゲートＸ１及びＸ２はそれぞれ、２個の入力端と、１個の出力端とを備える。そしてそれぞれ、自己の２個の入力端に供給された信号の各論理値の排他的論理和を示す信号を生成して、自己の出力端より出力する。
【００２５】
ＤラッチＤ１及びＤ３のデータ入力端Ｄ同士は互いに結合されて位相比較器１Ａのデータ信号入力端をなしている。ＤラッチＤ２のデータ入力端ＤはＤラッチＤ１のデータ出力端Ｑに接続されており、ＤラッチＤ４のデータ入力端ＤはＤラッチＤ３のデータ出力端Ｑに接続されている。
ＤラッチＤ１、Ｄ２及びＤ４のクロック入力端ＣＫ同士は互いに結合されて位相比較器１Ａの再生クロック信号入力端をなしている。ＤラッチＤ３のクロック入力端ＣＫはインバータＩＮＶの出力端に接続され、インバータＩＮＶの入力端は位相比較器１Ａの再生クロック信号入力端に接続されている。
ＸＯＲゲートＸ１の一方の入力端はＤラッチＤ１のデータ出力端Ｑに接続され、他方の入力端はＤラッチＤ２のデータ出力端Ｑに接続され、出力端は零クロス検出信号出力端をなす。ＸＯＲゲートＸ２の一方の入力端はＤラッチＤ２のデータ出力端Ｑに接続され、他方の入力端はＤラッチＤ４のデータ出力端Ｑに接続され、出力端は進み遅れ検出信号出力端をなす。
【００２６】
図３に示す構成において、再生クロック信号入力端に再生クロック信号が供給され、データ信号入力端にデータ信号が入力されると、ＤラッチＤ１は、再生クロック信号が立ち上がる毎に、当該立ち上がりの時点で入力されているデータ信号の論理値を記憶する。
また、ＤラッチＤ２は、再生クロック信号が立ち下がる毎に、当該立ち下がりの時点にデータ信号入力端に供給されているデータ信号の論理値を記憶する。
また、ＤラッチＤ３は、再生クロック信号が立ち上がる毎に、当該立ち上がりの時点でＤラッチＤ１が出力している信号の論理を記憶する。この論理値は、再生クロック信号が前回立ち上がった時点にデータ信号入力端に供給されていたデータ信号の論理値にあたる。
また、ＤラッチＤ４は、再生クロック信号が立ち上がる毎に、当該立ち上がりの時点でＤラッチＤ２が出力している信号の論理を記憶する。この論理値は、再生クロック信号が前回立ち下がった時点にデータ信号入力端に供給されていたデータ信号の論理値にあたる。
【００２７】
そして、ＸＯＲゲートＸ１は、ＤラッチＤ１及びＤ２が記憶する２個の値の排他的論理和を示す信号を零クロス検出信号として出力する。また、ＸＯＲゲートＸ２は、ＤラッチＤ２及びＤ４が記憶する２個の値の排他的論理和を示す信号を進み遅れ検出信号として出力する。
【００２８】
従って、例えば、再生クロック信号が最初に立ち上がった時点にデータ信号入力端に供給されたデータ信号の論理値を１番目のデータとし、次に再生クロック信号が立ち下がった時点における当該論理値を２番目のデータとして、以下、再生クロック信号がｎ回目（ｎは自然数）に立ち上がった時点の当該論理値を｛（２・ｎ）−１｝番目のデータ、再生クロック信号がｎ回目に立ち下がった時点の当該論理値を（２・ｎ）番目のデータとすると、ＤラッチＤ２がｋ番目（ｋは正の奇数）のデータを記憶している時点で、ＤラッチＤ１は（ｋ＋２）番目のデータを記憶し、ＤラッチＤ４は（ｋ＋１）番目のデータを記憶する。そして、ＸＯＲゲートＸ１は、ｋ番目及び（ｋ＋２）番目の２個のデータの論理値の排他的論理和を示す信号を零クロス検出信号として出力する。また、ＸＯＲゲートＸ２は、ｋ番目及び（ｋ＋１）番目の２個のデータの論理値の排他的論理和を示す信号を進み遅れ検出信号として出力する。
【００２９】
図２にも示す通り、零クロス検出信号の論理値が“１”であることは、ｋ番目及び（ｋ＋２）番目のデータの論理値が互いに異なることを意味する。従ってこの場合、位相比較器１Ａに供給されたデータ信号は、（ｋ＋１）番目のデータが採取された時点付近で零クロスしている（論理値の遷移が起きている）といえる。零クロス検出信号の論理値が“０”である場合は、ｋ番目及び（ｋ＋２）番目のデータの論理値は等しい。従ってこの場合、両データが採取された２個の時点の間ではデータ信号は零クロスしていないといえる。
【００３０】
また、進み遅れ検出信号の論理値が“１”であることは、ｋ番目及び（ｋ＋１）番目のデータの論理値が互いに異なることを意味し、“０”であることは、ｋ番目及び（ｋ＋１）番目のデータの論理値が等しいことを意味する。
従って、零クロス検出信号の論理値が“１”である（つまり、（ｋ＋１）番目のデータ採取時点付近でデータ信号の零クロスが起こっている）場合において、進み遅れ検出信号の論理値も“１”である場合、当該零クロスは、より正確にはｋ番目のデータ採取時点と（ｋ＋１）番目のデータ採取時点との間で起きているといえる。すなわち、データ信号の位相は進んでいるといえる。
一方、零クロス検出信号の論理値が“１”である場合において、進み遅れ検出信号の論理値は“０”であった場合、零クロスは、（ｋ＋１）番目のデータ採取時点と（ｋ＋２）番目のデータ採取時点との間で起きているといえる。すなわち、データ信号の位相は遅れているといえる。
【００３１】
ランダムウォークフィルタ１Ｂは、例えば、値のカウントアップ、カウントダウン及びリセットが可能に構成されたカウンタ回路より構成されている。
ランダムウォークフィルタ１Ｂは、動作を開始すると、まずカウント値の初期値（例えば、０）を記憶する。次いで、位相比較器１Ａより零クロス検出信号及び進み遅れ検出信号を取得し、また、デジタルＶＣＯ１Ｃより再生クロック信号も取得する。一方、再生位相比較器３より、後述するＶＣＯ位相差信号も取得する。
【００３２】
そしてランダムウォークフィルタ１Ｂは、取得した零クロス検出信号の論理値が“１”である間において、進み遅れ検出信号の論理値が“１”である場合、自己に供給されている再生クロック信号が立ち上がる毎に、所定の上限値（カウント値の上限値）に至るまで、自己の記憶しているカウント値を１だけ増加させる（カウントアップする）。また、取得した零クロス検出信号の論理値が“１”である間において、進み遅れ検出信号の論理値が“０”である場合は、自己に供給されている再生クロック信号が立ち上がる毎に、所定の下限値（カウント値の下限値）に至るまで、当該カウント値を１だけ減少させる（カウントダウンする）。なお、カウント値の上限値及び下限値は、カウント値の上限値が正の値で、カウント値の下限値が負の値であり、両者の絶対値は等しい、という関係にあるものとする。一方、取得した零クロス検出信号の論理値が“０”である間は、当該カウント値を変化させずに保持する。
【００３３】
そして、ランダムウォークフィルタ１Ｂは、当該カウント値がその上限値に達している状態では、カウント値のカウントアップを行う代わりに当該カウント値をリセットし（すなわち、初期値に戻し）、デジタルＶＣＯ１Ｃに、再生クロック信号の位相を進ませることを指示するためのｕｐ制御信号を供給する。一方、当該カウント値がその下限値に達している状態では、カウントダウンを行う代わりに当該カウント値をリセットして、再生クロック信号の位相を遅らせることを指示するためのｄｏｗｎ制御信号をデジタルＶＣＯ１Ｃに供給する。なお、図２は、ランダムウォークフィルタ１Ｂのカウント値の上限値が（＋３）、下限値が（−３）である場合を例示するものである。
【００３４】
上述した動作を行うことにより、ランダムウォークフィルタ１Ｂは、データ信号の位相の遅れ又は進みの累積量（ないしは、位相の遅れが検出された回数と位相の進みが検出された回数との差）を、進み遅れ検出信号に基づいて計測する。そして、累積量を示すカウント値の絶対値が所定の値に達したとき、そのような累積量にまで至った遅れ又は進みの発生を打ち消す方向に再生クロック信号の位相を変化させるよう、ｕｐ制御信号あるいはｄｏｗｎ制御信号を発してデジタルＶＣＯ１Ｃを制御する。そしてこの制御を行った際は計測結果を初期化し、新たな計測をまた始める。
【００３５】
ただし、ランダムウォークフィルタ１Ｂは、再生位相比較器３より供給されるＶＣＯ位相差信号の値が所定の上限値（位相差の上限値）に達している場合、ランダムウォークフィルタ１Ｂは、当該カウント値がその上限値に達してもリセットを行わず、この値をそのまま保持する。また、ＶＣＯ位相差信号の値が所定の下限値（位相差の下限値）に達している場合は、当該カウント値がその下限値に達してもリセットを行わず、この値をそのまま保持する。なお、図２は、位相差の上限値が１０である場合を例示するものである。
【００３６】
デジタルＶＣＯ１Ｃは、発振器と、カウンタ回路とにより構成されている。
デジタルＶＣＯ１Ｃの発振器は、生成する対象の再生クロック信号より十分高い一定の周波数を有する発振信号を生成する。
デジタルＶＣＯ１Ｃのカウンタ回路は、発振信号のカウント値を記憶する一方、発振信号を取得し、この発振信号をなすパルスを検出する毎に発振信号のカウント値をカウントアップすることにより、発振信号のパルス数を連続的にカウントし、また、自己が現在記憶するカウント値を、再生位相比較器３へと連続的に通知する。また、当該カウンタ回路は、後述する動作を行うことにより再生クロック信号を生成し、位相比較器１Ａ及びランダムウォークフィルタ１Ｂに供給する。
【００３７】
初期状態においてデジタルＶＣＯ１Ｃのカウンタ回路は、発振信号のカウント値として任意の初期値（例えば０）を記憶する。次いで、発振信号のカウント値が所定値になるたびに再生クロック信号の論理値をトグルし（すなわち、現在ハイレベルであればローレベルに、また現在ローレベルであればハイレベルに変化させ）、発振信号のカウント値をリセットする（すなわち発振信号のカウント値を０にする）、という動作を繰り返すことにより、所定の周波数を有する再生クロック信号を生成する。そしてデジタルＶＣＯ１Ｃは、再生クロック信号の生成を開始すると、ＰＬＬ回路２の後述するデジタルＶＣＯ２Ｃに、自己が記憶するカウント値を通知する。
【００３８】
ランダムウォークフィルタ１ＢからデジタルＶＣＯ１Ｃへとｕｐ制御信号を供給されると、デジタルＶＣＯ１Ｃのカウンタ回路はこのｕｐ制御信号に応答し、発振信号のカウント値に１を加算する。加算の結果、発振信号のカウント値が上述の所定値に達した場合は、再生クロック信号の論理値のトグル及びカウント値のリセットを行う。この結果、再生クロック信号の位相は従前より進む。
【００３９】
一方、ランダムウォークフィルタからｄｏｗｎ制御信号を供給されると、デジタルＶＣＯ１Ｃのカウンタ回路はこのｄｏｗｎ制御信号に応答し、現在のカウント値のカウントアップを、発振信号のパルス１個分の時間停止する。この結果、再生クロック信号の位相は従前より遅れる。
【００４０】
ＰＬＬ回路２は、ＰＬＬ回路１と実質的に同一の構成を有している。具体的には、ＰＬＬ回路２は、位相比較器２Ａと、ランダムウォークフィルタ２Ｂと、デジタルＶＣＯ２Ｃとより構成されており、位相比較器２Ａは位相比較器１Ａと、ランダムウォークフィルタ２Ｂはランダムウォークフィルタ１Ｂと、デジタルＶＣＯ２ＣはデジタルＶＣＯ１Ｃと、それぞれ実質的に同一の構成を有している。また、位相比較器２Ａ、ランダムウォークフィルタ２Ｂ及びデジタルＶＣＯ２Ｃ相互間の接続関係は、位相比較器１Ａ、ランダムウォークフィルタ１Ｂ及びデジタルＶＣＯ１Ｃ相互間の接続関係と実質的に同一である。
【００４１】
ただし、ＰＬＬ回路２は、以下（１）〜（３）として示す３点において、ＰＬＬ回路１と異なっている。
【００４２】
（１） ランダムウォークフィルタ２Ｂのカウント値の上限値及び下限値の絶対値は、ランダムウォークフィルタ１Ｂの当該値より大きい（なお、図２は、ランダムウォークフィルタ２Ｂのカウント値の上限値が１０以上の値である場合を例示するものである）。このため、データ信号の遅れ又は進みが連続して検出された場合において、ランダムウォークフィルタ２Ｂはランダムウォークフィルタ１Ｂよりカウント値のリセットを発生しにくく、従ってデジタルＶＣＯ２ＣはデジタルＶＣＯ１Ｃより、ｕｐ制御信号及びｄｏｗｎ制御信号の供給を受けにくい。すなわち、デジタルＶＣＯ２Ｃの方が高安定である。
【００４３】
（２） ランダムウォークフィルタ２Ｂは、再生位相比較器３よりＶＣＯ位相差信号の供給を受けない。従ってランダムウォークフィルタ２Ｂは、自己が記憶するカウント値がその上限値又は下限値に達すれば必ずリセットを行う。
【００４４】
（３） デジタルＶＣＯ２Ｃは、デジタルＶＣＯ１Ｃより発振信号のカウント値が通知された後、再生クロック信号の発生を開始する。具体的には、デジタルＶＣＯ１Ｃより発振信号のカウント値を通知されると、このカウント値を初期値として記憶し、デジタルＶＣＯ２Ｃ自身が発生する発振信号のパルス数のカウントを開始する。一方、デジタルＶＣＯ２Ｃは、自己が記憶するカウント値をデジタルＶＣＯ１Ｃへと通知する必要はない。
【００４５】
再生位相比較器３は、例えば減算回路などより構成されている。再生位相比較器３は、デジタルＶＣＯ１Ｃ及びデジタルＶＣＯ２Ｃより、各々が記憶する発振信号のカウント値の通知を受け、同時に通知されたカウント値の差（デジタルＶＣＯ１Ｃのカウント値からデジタルＶＣＯ２Ｃのカウント値を差し引いた値、又は、デジタルＶＣＯ２Ｃのカウント値からデジタルＶＣＯ１Ｃのカウント値を差し引いた値）を表すデータを生成し、このデータをＶＣＯ位相差信号としてランダムウォークフィルタ１Ｂに供給する。
【００４６】
以上説明した動作を行うことにより、デジタルＶＣＯ１Ｃは再生クロック信号を生成する（また、デジタルＶＣＯ２ＣもＰＬＬ回路２の内部で用いるための再生クロック信号を生成する）。
【００４７】
デジタルＶＣＯ１Ｃが生成する再生クロック信号は、当該再生クロック信号を基準としたデータ信号の位相の進み（又は遅れ）が連続すると、これに追従して、自己の位相を従前より進める（又は遅らせる）。再生クロック信号の位相の変化は、データ信号の位相の進み（又は遅れ）が比較的少数回（図２に示した例では、４回）でも起こるので、データ信号の変化に迅速に追従する。
一方、デジタルＶＣＯ２Ｃが生成する再生クロック信号が位相の変化を起こすのは、データ信号の位相の進み（又は遅れ）が比較的多数回（図２の例では、１０回以上）に渡った場合に限られるので、デジタルＶＣＯ２Ｃが生成する再生クロック信号は高安定である。
そして、デジタルＶＣＯ１Ｃが生成する再生クロック信号は、デジタルＶＣＯ２Ｃが生成する再生クロック信号との位相差が所定量（図２の例では、発振信号のカウント数にして１０カウント分）を超えることがないように制御される。従って、デジタルＶＣＯ１Ｃが生成する再生クロック信号のクロックスリップの発生が防止でき、安定性も確保される。
また、このクロック再生装置はその全体をデジタル回路より構成することができるため、ＦＰＧＡ（Field Programmable Gate Array）等の中に組み込むことが容易である。また、少量の加減算回路、比較回路、カウンター等の論理回路で簡単に構成できる。
【００４８】
なお、このクロック再生装置の構成は、上述のものに限られない。
例えば、位相比較器１Ａ、位相比較器２Ａ、ランダムウォークフィルタ１Ｂ、ランダムウォークフィルタ２Ｂ、デジタルＶＣＯ１Ｃ、デジタルＶＣＯ２Ｃ、及び再生位相比較器３の一部又は全部は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等のプロセッサや、このプロセッサが実行するためのプログラムを記憶するメモリなどより構成されていてもよい。その場合、単一のプロセッサが、位相比較器１Ａ、位相比較器２Ａ、ランダムウォークフィルタ１Ｂ、ランダムウォークフィルタ２Ｂ、デジタルＶＣＯ１Ｃ、デジタルＶＣＯ２Ｃ、及び再生位相比較器３の一部又は全部の機能を行うようにしてもよい。
【００４９】
また、デジタルＶＣＯ２Ｃのカウント値の初期値は、必ずしもデジタルＶＣＯ１Ｃより通知される値でなくてもよい。従って、例えばデータ信号が、既知のパターンをとる値の列を表すプリアンブル部を含む場合は、位相比較器２Ａによりラッチされたデータ信号の値がとるパターンとこの既知のパターンとの相関を公知の手法により求め、得られる相関が最も高くなるように、デジタルＶＣＯ２Ｃのカウント値の初期値を選んでもよい。
【００５０】
また、デジタルＶＣＯ１Ｃ及びデジタルＶＣＯ２Ｃは、各自のカウント値の初期値を外部の任意の装置からリロードすることが可能な構成を有していてもよい。また、ランダムウォークフィルタ１Ｂ及びランダムウォークフィルタ２Ｂも、各自のカウント値の初期値、上限値及び下限値と、位相差の上限値及び下限値とのうち一部又は全部を外部の任意の装置からリロードすることが可能な構成を有していてよい。
デジタルＶＣＯ１Ｃ及びデジタルＶＣＯ２Ｃやランダムウォークフィルタ１Ｂ及びランダムウォークフィルタ２Ｂがこれらの値をリロード可能な構成を有していれば、再生クロック信号の位相の安定性の高さと、データ信号の変化への追従の迅速さ（追従性）とを、このクロック信号発生装置の利用者の必要に応じて様々に変化させることができる。
【００５１】
また、ランダムウォークフィルタ２Ｂがカウント値の上限値及び下限値をリロード可能に構成されていれば、例えば、初期状態においてはカウント値の上限値及び下限値として絶対値が比較的小さな値をロードすることでデジタルＶＣＯ２Ｃの再生クロック信号の追従性を高くしておき、当該再生クロック信号の位相が十分安定した時点で、絶対値が比較的大きな値をカウント値の新たな上限値及び下限値としてリロードすることで当該再生クロック信号の安定性を高くする、といった動作をＰＬＬ回路２に行わせることも可能となる。この場合、デジタルＶＣＯ２Ｃは、そのカウント値の初期値を、必ずしもデジタルＶＣＯ１Ｃより通知される値としなくてもよい。
【００５２】
以上、この発明の実施の形態を説明したが、この発明にかかるクロック信号発生装置は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。
例えば、パーソナルコンピュータに上述の位相比較器１Ａ、位相比較器２Ａ、ランダムウォークフィルタ１Ｂ、ランダムウォークフィルタ２Ｂ、デジタルＶＣＯ１Ｃ、デジタルＶＣＯ２Ｃ、及び再生位相比較器３の動作を実行させるためのプログラムを格納した記録媒体（ＣＤ−ＲＯＭ、ＭＯ、フレキシブルディスク等）から該プログラムをインストールすることにより、上述したクロック再生装置を構成することができる。
【００５３】
また、例えば、通信回線の掲示板（ＢＢＳ）にこのプログラムをアップロードし、これを通信回線を介して配信してもよく、また、このプログラムを表す信号により搬送波を変調し、得られた変調波を伝送し、この変調波を受信した装置が変調波を復調してこれらのプログラムを復元するようにしてもよい。
そして、このプログラムを起動し、ＯＳの制御下に、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行することができる。
【００５４】
なお、ＯＳが処理の一部を分担する場合、あるいは、ＯＳが本願発明の１つの構成要素の一部を構成するような場合には、記録媒体には、その部分を除いたプログラムを格納してもよい。この場合も、この発明では、その記録媒体には、コンピュータが実行する各機能又はステップを実行するためのプログラムが格納されているものとする。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係るクロック再生装置の構成を示す図である。
【図２】図１のクロック再生装置の各部が生成する信号の波形又は値の時間変化の一例を示すグラフである。
【図３】位相比較器の構成を示す図である。
【符号の説明】
【００５６】
１，２ ＰＬＬ回路
１Ａ，２Ａ 位相比較器
１Ｂ，２Ｂ ランダムウォークフィルタ
１Ｃ，２Ｃ ＶＣＯ
３ 再生位相比較器
Ｄ１〜Ｄ４ Ｄラッチ
Ｘ１，Ｘ２ ＸＯＲゲート
ＩＮＶ インバータ
【技術分野】
【０００１】
本発明は、クロック信号発生装置、クロック信号発生方法及びプログラムに関し、特に、変調波の復調に用いるクロック信号を再生するためのクロック信号発生装置、クロック信号発生方法及びプログラムに関する。
【背景技術】
【０００２】
デジタルデータを用いた情報の伝送においては、一般的に、発振器等が発生するクロック信号が用いられる。具体的には、伝送する対象の情報が、このクロック信号を基準として特定される所定のタイミングにおけるデジタルデータの値によって表されるような手法でデジタルデータが生成され、変調された上、伝送が行われる。
【０００３】
従って、このような手法により送信側で変調されたデジタルデータを受信して、このデジタルデータが表す情報を正確に再現するためには、デジタルデータの生成に用いたものと実質上同一と見なせるような正確なクロック信号が、デジタルデータの受信側で得られる必要がある。
ところで、無線通信の伝送路においては、送信側が発した電波は、直接波と複数の反射波とが入り交じって受信側のアンテナに届くため、受信機には互いに異なった位相ないし振幅を有する複数の変調波が入力されることとなる。このような、電波が直接波以外の色々な経路を通ってくる現象、すなわちマルチパスの影響を受けて、最悪の場合、受信側で再生したクロック信号にクロックスリップが発生するといった問題が生じる。
そこで従来より、デジタルデータの生成に用いたクロック信号をこのデジタルデータの受信側で正確に再生するための手法が種々考えられてきた（例えば、特許文献１、２及び３参照）。
【０００４】
特許文献１に開示されている手法は、復調信号とこれを半タイムスロット分遅延させた信号との排他的論理和を求めることによりクロック信号を再生し、これを原発振入力信号としてＰＬＬ（Phase Locked Loop）回路に入力することによりクロック信号の位相を制御するというものである。
【０００５】
特許文献２に開示されている手法は、ＰＬＬ回路を用いてクロック信号の位相の制御を行うのみでは１クロック分以上のずれを補正できないことに鑑み、復調信号から再生されたクロック信号と、ＰＬＬ回路内のＶＣＯ（Voltage Controlled Oscillator）から得られるクロック信号とを継続して監視し、両者間に１クロック分以上のずれが生じたときこれを検出して、検出結果をＶＣＯの補正に用いる、というものである。
【０００６】
特許文献３に開示されている手法は、再生されたクロック信号をなすパルスの一部に欠落がある場合、ＰＬＬ回路の内部で異常に大きな値の誤差信号が生じてクロック信号の位相の制御が狂うことがある点を解決するためのものである。具体的には、復調信号から再生されたクロック信号と、ＰＬＬ回路内のＶＣＯから得られるクロック信号との同期が失われた場合に、再生されたクロック信号をなすパルスのハイレベル側又はローレベル側のいずれが欠落しているかに従い、ＶＣＯが発するパルスのハイレベル側又はローレベル側の幅を狭くして誤差信号の値の増大を抑える、というものである。
【特許文献１】特開昭５８−９５４４７号公報
【特許文献２】特開２００３−２５８７８３号公報
【特許文献３】特開平９−２７５３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２の手法を用いてＶＣＯの補正を行うには、再生されたクロック信号とＶＣＯより得られるクロック信号との間に１クロック分以上のずれが生じたことを検出するのに必要な時間監視を継続する必要があり、この期間は、一般的には数十クロック分にも及ぶ。従って、特許文献２の手法では、クロック信号の位相を迅速に補正することができず、クロック信号の再生を正確に行うことが困難な場合が多い。
【０００８】
また、特許文献３の手法は再生されるクロック信号のパルス幅を局所的に変化させる手法ではあるものの、当該クロック信号の位相を補正するものではない。
【０００９】
本発明は、このような従来の問題点に鑑みてなされたもので、位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置、クロック信号発生方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するため、この発明の第１の観点に係るクロック信号発生装置は、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、を備え、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とする。
【００１１】
このようなクロック信号発生装置によれば、出力クロック信号は位相の変化に迅速に追従する一方、出力クロック信号と内部クロック信号との位相差は所定量以内に保たれるので、内部クロック信号が高安定なものである限り、クロックスリップの発生を防止でき出力クロック信号の安定性が確保される。
【００１２】
前記内部クロック発振手段は、当該内部クロック信号の位相を、自己に供給される内部クロック制御信号が示す方向に変化させる手段を備えてよい。
この場合、前記クロック信号発生装置は、
前記データ信号、及び、前記内部クロック信号を取得し、当該内部クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第２の進み遅れ検出信号を生成する第２のデータ進み遅れ検出手段と、
前記第２の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第２の進み遅れ検出信号に基づいて計測し、当該累積量が、第１の所定値より大きな第２の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記内部クロック信号の位相を変化させるよう指示する前記内部クロック制御信号を生成して前記内部クロック発振手段に供給し、新たに計測を開始する内部クロック制御手段と、を更に備えるものであってもよい。
このような構成を有していれば、高安定な内部クロック信号が得られるので出力クロック信号の安定性が確保される。
【００１３】
前記出力クロック制御手段は、例えば、前記第１の進み遅れ検出信号を取得して、前記遅れが検出された回数と前記進みが検出された回数との差を、当該第１の進み遅れ検出信号に基づいて計測し、計測を開始して以降の計測結果を表すデータを記憶し、当該差の絶対値が第１の所定値に達したとき、当該差の発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、当該計測結果を表すデータの値を初期化し、新たに計測を開始する手段を備えることにより、進み又は遅れの累積量の計測等を行えばよい。
【００１４】
前記第１のデータ進み遅れ検出手段は、例えば、前記データ信号の値が遷移するタイミングを検出し、当該タイミングが、前記出力クロック信号の遷移のタイミングの前後いずれにあるかを判別することにより、当該データ信号の位相の遅れ及び進みを検出すればよい。
【００１５】
また、この発明の第２の観点に係るクロック信号発生方法は、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振ステップと、
内部クロック信号を発生する内部クロック発振ステップと、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出ステップと、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振ステップに供給し、新たに計測を開始する出力クロック制御ステップと、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出ステップと、より構成されており、
前記出力クロック制御ステップでは、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とする。
【００１６】
このようなクロック信号発生方法によれば、出力クロック信号は位相の変化に迅速に追従する一方、出力クロック信号と内部クロック信号との位相差は所定量以内に保たれるので、内部クロック信号が高安定なものである限り、クロックスリップの発生を防止でき出力クロック信号の安定性が確保される。
【００１７】
また、この発明の第３の観点に係るプログラムは、
コンピュータを、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、して機能させるためのプログラムであって、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とする。
【００１８】
このようなプログラムを実行するコンピュータによれば、出力クロック信号は位相の変化に迅速に追従する一方、出力クロック信号と内部クロック信号との位相差は所定量以内に保たれるので、内部クロック信号が高安定なものである限り、クロックスリップの発生を防止でき出力クロック信号の安定性が確保される。
【発明の効果】
【００１９】
本発明によれば、位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置、クロック信号発生方法及びプログラムが実現される。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、クロック再生装置を例とし、図面を参照して説明する。図１は、この発明の実施の形態に係るクロック再生装置の構成を示す図である。図示するように、このクロック再生装置は、ＰＬＬ（Phase Locked Loop）回路１と、ＰＬＬ回路２と、再生位相比較器３とより構成されている。
また、図２は、このクロック再生装置の後述する各部が生成する信号の波形又は値について、その時間変化の一例を示すグラフである。
【００２１】
ＰＬＬ回路１は、位相比較器１Ａと、ランダムウォークフィルタ１Ｂと、デジタルＶＣＯ（Voltage Controlled Oscillator）１Ｃとより構成されている。
ＰＬＬ回路２は、位相比較器２Ａと、ランダムウォークフィルタ２Ｂと、デジタルＶＣＯ２Ｃとより構成されている。
【００２２】
位相比較器１Ａは、例えば外部の復調器がＦＳＫ（Frequency Shift Keying）変調信号を復調するなどして得た２値のデータ信号を外部より取得し、また、デジタルＶＣＯ１Ｃが連続的に発生する後述の再生クロック信号を取得する。そして、取得したデータ信号の値が零クロスしたか否かを判別し、零クロスしたと判別したタイミングで零クロス検出信号を生成し、ランダムウォークフィルタ１Ｂに供給する。
また、位相比較器１Ａは、データ信号が零クロスしたタイミングにおけるこのデータ信号の位相が本来の位相より進んでいるか又は遅れているかを判別し、判別の結果を示す進み遅れ検出信号を生成し、ランダムウォークフィルタ１Ｂに供給する。
【００２３】
より具体的には、位相比較器１Ａは、例えば図３に示すように、データ信号入力端と、再生クロック信号入力端と、零クロス検出信号出力端と、進み遅れ検出信号出力端と、ＤラッチＤ１〜Ｄ４と、インバータＩＮＶと、ＸＯＲ（排他的論理和）ゲートＸ１及びＸ２とより構成されている。
【００２４】
ＤラッチＤ１〜Ｄ４はそれぞれ、クロック入力端ＣＫと、データ入力端Ｄと、データ出力端Ｑとを備えている。
各々のＤラッチは、自己のクロック入力端ＣＫに供給されている信号がローレベルからハイレベルへと立ち上がった時点に自己のデータ入力端Ｄに供給されている信号の論理値を記憶し、記憶している論理値を示す信号を、クロック入力端ＣＫに供給されている信号が再び立ち上がるまで、自己のデータ出力端Ｑから出力し続ける。
インバータＩＮＶは入力端及び出力端を備え、自己の入力端に供給された信号の論理値を反転させた信号を生成して自己の出力端より出力する。
ＸＯＲゲートＸ１及びＸ２はそれぞれ、２個の入力端と、１個の出力端とを備える。そしてそれぞれ、自己の２個の入力端に供給された信号の各論理値の排他的論理和を示す信号を生成して、自己の出力端より出力する。
【００２５】
ＤラッチＤ１及びＤ３のデータ入力端Ｄ同士は互いに結合されて位相比較器１Ａのデータ信号入力端をなしている。ＤラッチＤ２のデータ入力端ＤはＤラッチＤ１のデータ出力端Ｑに接続されており、ＤラッチＤ４のデータ入力端ＤはＤラッチＤ３のデータ出力端Ｑに接続されている。
ＤラッチＤ１、Ｄ２及びＤ４のクロック入力端ＣＫ同士は互いに結合されて位相比較器１Ａの再生クロック信号入力端をなしている。ＤラッチＤ３のクロック入力端ＣＫはインバータＩＮＶの出力端に接続され、インバータＩＮＶの入力端は位相比較器１Ａの再生クロック信号入力端に接続されている。
ＸＯＲゲートＸ１の一方の入力端はＤラッチＤ１のデータ出力端Ｑに接続され、他方の入力端はＤラッチＤ２のデータ出力端Ｑに接続され、出力端は零クロス検出信号出力端をなす。ＸＯＲゲートＸ２の一方の入力端はＤラッチＤ２のデータ出力端Ｑに接続され、他方の入力端はＤラッチＤ４のデータ出力端Ｑに接続され、出力端は進み遅れ検出信号出力端をなす。
【００２６】
図３に示す構成において、再生クロック信号入力端に再生クロック信号が供給され、データ信号入力端にデータ信号が入力されると、ＤラッチＤ１は、再生クロック信号が立ち上がる毎に、当該立ち上がりの時点で入力されているデータ信号の論理値を記憶する。
また、ＤラッチＤ２は、再生クロック信号が立ち下がる毎に、当該立ち下がりの時点にデータ信号入力端に供給されているデータ信号の論理値を記憶する。
また、ＤラッチＤ３は、再生クロック信号が立ち上がる毎に、当該立ち上がりの時点でＤラッチＤ１が出力している信号の論理を記憶する。この論理値は、再生クロック信号が前回立ち上がった時点にデータ信号入力端に供給されていたデータ信号の論理値にあたる。
また、ＤラッチＤ４は、再生クロック信号が立ち上がる毎に、当該立ち上がりの時点でＤラッチＤ２が出力している信号の論理を記憶する。この論理値は、再生クロック信号が前回立ち下がった時点にデータ信号入力端に供給されていたデータ信号の論理値にあたる。
【００２７】
そして、ＸＯＲゲートＸ１は、ＤラッチＤ１及びＤ２が記憶する２個の値の排他的論理和を示す信号を零クロス検出信号として出力する。また、ＸＯＲゲートＸ２は、ＤラッチＤ２及びＤ４が記憶する２個の値の排他的論理和を示す信号を進み遅れ検出信号として出力する。
【００２８】
従って、例えば、再生クロック信号が最初に立ち上がった時点にデータ信号入力端に供給されたデータ信号の論理値を１番目のデータとし、次に再生クロック信号が立ち下がった時点における当該論理値を２番目のデータとして、以下、再生クロック信号がｎ回目（ｎは自然数）に立ち上がった時点の当該論理値を｛（２・ｎ）−１｝番目のデータ、再生クロック信号がｎ回目に立ち下がった時点の当該論理値を（２・ｎ）番目のデータとすると、ＤラッチＤ２がｋ番目（ｋは正の奇数）のデータを記憶している時点で、ＤラッチＤ１は（ｋ＋２）番目のデータを記憶し、ＤラッチＤ４は（ｋ＋１）番目のデータを記憶する。そして、ＸＯＲゲートＸ１は、ｋ番目及び（ｋ＋２）番目の２個のデータの論理値の排他的論理和を示す信号を零クロス検出信号として出力する。また、ＸＯＲゲートＸ２は、ｋ番目及び（ｋ＋１）番目の２個のデータの論理値の排他的論理和を示す信号を進み遅れ検出信号として出力する。
【００２９】
図２にも示す通り、零クロス検出信号の論理値が“１”であることは、ｋ番目及び（ｋ＋２）番目のデータの論理値が互いに異なることを意味する。従ってこの場合、位相比較器１Ａに供給されたデータ信号は、（ｋ＋１）番目のデータが採取された時点付近で零クロスしている（論理値の遷移が起きている）といえる。零クロス検出信号の論理値が“０”である場合は、ｋ番目及び（ｋ＋２）番目のデータの論理値は等しい。従ってこの場合、両データが採取された２個の時点の間ではデータ信号は零クロスしていないといえる。
【００３０】
また、進み遅れ検出信号の論理値が“１”であることは、ｋ番目及び（ｋ＋１）番目のデータの論理値が互いに異なることを意味し、“０”であることは、ｋ番目及び（ｋ＋１）番目のデータの論理値が等しいことを意味する。
従って、零クロス検出信号の論理値が“１”である（つまり、（ｋ＋１）番目のデータ採取時点付近でデータ信号の零クロスが起こっている）場合において、進み遅れ検出信号の論理値も“１”である場合、当該零クロスは、より正確にはｋ番目のデータ採取時点と（ｋ＋１）番目のデータ採取時点との間で起きているといえる。すなわち、データ信号の位相は進んでいるといえる。
一方、零クロス検出信号の論理値が“１”である場合において、進み遅れ検出信号の論理値は“０”であった場合、零クロスは、（ｋ＋１）番目のデータ採取時点と（ｋ＋２）番目のデータ採取時点との間で起きているといえる。すなわち、データ信号の位相は遅れているといえる。
【００３１】
ランダムウォークフィルタ１Ｂは、例えば、値のカウントアップ、カウントダウン及びリセットが可能に構成されたカウンタ回路より構成されている。
ランダムウォークフィルタ１Ｂは、動作を開始すると、まずカウント値の初期値（例えば、０）を記憶する。次いで、位相比較器１Ａより零クロス検出信号及び進み遅れ検出信号を取得し、また、デジタルＶＣＯ１Ｃより再生クロック信号も取得する。一方、再生位相比較器３より、後述するＶＣＯ位相差信号も取得する。
【００３２】
そしてランダムウォークフィルタ１Ｂは、取得した零クロス検出信号の論理値が“１”である間において、進み遅れ検出信号の論理値が“１”である場合、自己に供給されている再生クロック信号が立ち上がる毎に、所定の上限値（カウント値の上限値）に至るまで、自己の記憶しているカウント値を１だけ増加させる（カウントアップする）。また、取得した零クロス検出信号の論理値が“１”である間において、進み遅れ検出信号の論理値が“０”である場合は、自己に供給されている再生クロック信号が立ち上がる毎に、所定の下限値（カウント値の下限値）に至るまで、当該カウント値を１だけ減少させる（カウントダウンする）。なお、カウント値の上限値及び下限値は、カウント値の上限値が正の値で、カウント値の下限値が負の値であり、両者の絶対値は等しい、という関係にあるものとする。一方、取得した零クロス検出信号の論理値が“０”である間は、当該カウント値を変化させずに保持する。
【００３３】
そして、ランダムウォークフィルタ１Ｂは、当該カウント値がその上限値に達している状態では、カウント値のカウントアップを行う代わりに当該カウント値をリセットし（すなわち、初期値に戻し）、デジタルＶＣＯ１Ｃに、再生クロック信号の位相を進ませることを指示するためのｕｐ制御信号を供給する。一方、当該カウント値がその下限値に達している状態では、カウントダウンを行う代わりに当該カウント値をリセットして、再生クロック信号の位相を遅らせることを指示するためのｄｏｗｎ制御信号をデジタルＶＣＯ１Ｃに供給する。なお、図２は、ランダムウォークフィルタ１Ｂのカウント値の上限値が（＋３）、下限値が（−３）である場合を例示するものである。
【００３４】
上述した動作を行うことにより、ランダムウォークフィルタ１Ｂは、データ信号の位相の遅れ又は進みの累積量（ないしは、位相の遅れが検出された回数と位相の進みが検出された回数との差）を、進み遅れ検出信号に基づいて計測する。そして、累積量を示すカウント値の絶対値が所定の値に達したとき、そのような累積量にまで至った遅れ又は進みの発生を打ち消す方向に再生クロック信号の位相を変化させるよう、ｕｐ制御信号あるいはｄｏｗｎ制御信号を発してデジタルＶＣＯ１Ｃを制御する。そしてこの制御を行った際は計測結果を初期化し、新たな計測をまた始める。
【００３５】
ただし、ランダムウォークフィルタ１Ｂは、再生位相比較器３より供給されるＶＣＯ位相差信号の値が所定の上限値（位相差の上限値）に達している場合、ランダムウォークフィルタ１Ｂは、当該カウント値がその上限値に達してもリセットを行わず、この値をそのまま保持する。また、ＶＣＯ位相差信号の値が所定の下限値（位相差の下限値）に達している場合は、当該カウント値がその下限値に達してもリセットを行わず、この値をそのまま保持する。なお、図２は、位相差の上限値が１０である場合を例示するものである。
【００３６】
デジタルＶＣＯ１Ｃは、発振器と、カウンタ回路とにより構成されている。
デジタルＶＣＯ１Ｃの発振器は、生成する対象の再生クロック信号より十分高い一定の周波数を有する発振信号を生成する。
デジタルＶＣＯ１Ｃのカウンタ回路は、発振信号のカウント値を記憶する一方、発振信号を取得し、この発振信号をなすパルスを検出する毎に発振信号のカウント値をカウントアップすることにより、発振信号のパルス数を連続的にカウントし、また、自己が現在記憶するカウント値を、再生位相比較器３へと連続的に通知する。また、当該カウンタ回路は、後述する動作を行うことにより再生クロック信号を生成し、位相比較器１Ａ及びランダムウォークフィルタ１Ｂに供給する。
【００３７】
初期状態においてデジタルＶＣＯ１Ｃのカウンタ回路は、発振信号のカウント値として任意の初期値（例えば０）を記憶する。次いで、発振信号のカウント値が所定値になるたびに再生クロック信号の論理値をトグルし（すなわち、現在ハイレベルであればローレベルに、また現在ローレベルであればハイレベルに変化させ）、発振信号のカウント値をリセットする（すなわち発振信号のカウント値を０にする）、という動作を繰り返すことにより、所定の周波数を有する再生クロック信号を生成する。そしてデジタルＶＣＯ１Ｃは、再生クロック信号の生成を開始すると、ＰＬＬ回路２の後述するデジタルＶＣＯ２Ｃに、自己が記憶するカウント値を通知する。
【００３８】
ランダムウォークフィルタ１ＢからデジタルＶＣＯ１Ｃへとｕｐ制御信号を供給されると、デジタルＶＣＯ１Ｃのカウンタ回路はこのｕｐ制御信号に応答し、発振信号のカウント値に１を加算する。加算の結果、発振信号のカウント値が上述の所定値に達した場合は、再生クロック信号の論理値のトグル及びカウント値のリセットを行う。この結果、再生クロック信号の位相は従前より進む。
【００３９】
一方、ランダムウォークフィルタからｄｏｗｎ制御信号を供給されると、デジタルＶＣＯ１Ｃのカウンタ回路はこのｄｏｗｎ制御信号に応答し、現在のカウント値のカウントアップを、発振信号のパルス１個分の時間停止する。この結果、再生クロック信号の位相は従前より遅れる。
【００４０】
ＰＬＬ回路２は、ＰＬＬ回路１と実質的に同一の構成を有している。具体的には、ＰＬＬ回路２は、位相比較器２Ａと、ランダムウォークフィルタ２Ｂと、デジタルＶＣＯ２Ｃとより構成されており、位相比較器２Ａは位相比較器１Ａと、ランダムウォークフィルタ２Ｂはランダムウォークフィルタ１Ｂと、デジタルＶＣＯ２ＣはデジタルＶＣＯ１Ｃと、それぞれ実質的に同一の構成を有している。また、位相比較器２Ａ、ランダムウォークフィルタ２Ｂ及びデジタルＶＣＯ２Ｃ相互間の接続関係は、位相比較器１Ａ、ランダムウォークフィルタ１Ｂ及びデジタルＶＣＯ１Ｃ相互間の接続関係と実質的に同一である。
【００４１】
ただし、ＰＬＬ回路２は、以下（１）〜（３）として示す３点において、ＰＬＬ回路１と異なっている。
【００４２】
（１） ランダムウォークフィルタ２Ｂのカウント値の上限値及び下限値の絶対値は、ランダムウォークフィルタ１Ｂの当該値より大きい（なお、図２は、ランダムウォークフィルタ２Ｂのカウント値の上限値が１０以上の値である場合を例示するものである）。このため、データ信号の遅れ又は進みが連続して検出された場合において、ランダムウォークフィルタ２Ｂはランダムウォークフィルタ１Ｂよりカウント値のリセットを発生しにくく、従ってデジタルＶＣＯ２ＣはデジタルＶＣＯ１Ｃより、ｕｐ制御信号及びｄｏｗｎ制御信号の供給を受けにくい。すなわち、デジタルＶＣＯ２Ｃの方が高安定である。
【００４３】
（２） ランダムウォークフィルタ２Ｂは、再生位相比較器３よりＶＣＯ位相差信号の供給を受けない。従ってランダムウォークフィルタ２Ｂは、自己が記憶するカウント値がその上限値又は下限値に達すれば必ずリセットを行う。
【００４４】
（３） デジタルＶＣＯ２Ｃは、デジタルＶＣＯ１Ｃより発振信号のカウント値が通知された後、再生クロック信号の発生を開始する。具体的には、デジタルＶＣＯ１Ｃより発振信号のカウント値を通知されると、このカウント値を初期値として記憶し、デジタルＶＣＯ２Ｃ自身が発生する発振信号のパルス数のカウントを開始する。一方、デジタルＶＣＯ２Ｃは、自己が記憶するカウント値をデジタルＶＣＯ１Ｃへと通知する必要はない。
【００４５】
再生位相比較器３は、例えば減算回路などより構成されている。再生位相比較器３は、デジタルＶＣＯ１Ｃ及びデジタルＶＣＯ２Ｃより、各々が記憶する発振信号のカウント値の通知を受け、同時に通知されたカウント値の差（デジタルＶＣＯ１Ｃのカウント値からデジタルＶＣＯ２Ｃのカウント値を差し引いた値、又は、デジタルＶＣＯ２Ｃのカウント値からデジタルＶＣＯ１Ｃのカウント値を差し引いた値）を表すデータを生成し、このデータをＶＣＯ位相差信号としてランダムウォークフィルタ１Ｂに供給する。
【００４６】
以上説明した動作を行うことにより、デジタルＶＣＯ１Ｃは再生クロック信号を生成する（また、デジタルＶＣＯ２ＣもＰＬＬ回路２の内部で用いるための再生クロック信号を生成する）。
【００４７】
デジタルＶＣＯ１Ｃが生成する再生クロック信号は、当該再生クロック信号を基準としたデータ信号の位相の進み（又は遅れ）が連続すると、これに追従して、自己の位相を従前より進める（又は遅らせる）。再生クロック信号の位相の変化は、データ信号の位相の進み（又は遅れ）が比較的少数回（図２に示した例では、４回）でも起こるので、データ信号の変化に迅速に追従する。
一方、デジタルＶＣＯ２Ｃが生成する再生クロック信号が位相の変化を起こすのは、データ信号の位相の進み（又は遅れ）が比較的多数回（図２の例では、１０回以上）に渡った場合に限られるので、デジタルＶＣＯ２Ｃが生成する再生クロック信号は高安定である。
そして、デジタルＶＣＯ１Ｃが生成する再生クロック信号は、デジタルＶＣＯ２Ｃが生成する再生クロック信号との位相差が所定量（図２の例では、発振信号のカウント数にして１０カウント分）を超えることがないように制御される。従って、デジタルＶＣＯ１Ｃが生成する再生クロック信号のクロックスリップの発生が防止でき、安定性も確保される。
また、このクロック再生装置はその全体をデジタル回路より構成することができるため、ＦＰＧＡ（Field Programmable Gate Array）等の中に組み込むことが容易である。また、少量の加減算回路、比較回路、カウンター等の論理回路で簡単に構成できる。
【００４８】
なお、このクロック再生装置の構成は、上述のものに限られない。
例えば、位相比較器１Ａ、位相比較器２Ａ、ランダムウォークフィルタ１Ｂ、ランダムウォークフィルタ２Ｂ、デジタルＶＣＯ１Ｃ、デジタルＶＣＯ２Ｃ、及び再生位相比較器３の一部又は全部は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等のプロセッサや、このプロセッサが実行するためのプログラムを記憶するメモリなどより構成されていてもよい。その場合、単一のプロセッサが、位相比較器１Ａ、位相比較器２Ａ、ランダムウォークフィルタ１Ｂ、ランダムウォークフィルタ２Ｂ、デジタルＶＣＯ１Ｃ、デジタルＶＣＯ２Ｃ、及び再生位相比較器３の一部又は全部の機能を行うようにしてもよい。
【００４９】
また、デジタルＶＣＯ２Ｃのカウント値の初期値は、必ずしもデジタルＶＣＯ１Ｃより通知される値でなくてもよい。従って、例えばデータ信号が、既知のパターンをとる値の列を表すプリアンブル部を含む場合は、位相比較器２Ａによりラッチされたデータ信号の値がとるパターンとこの既知のパターンとの相関を公知の手法により求め、得られる相関が最も高くなるように、デジタルＶＣＯ２Ｃのカウント値の初期値を選んでもよい。
【００５０】
また、デジタルＶＣＯ１Ｃ及びデジタルＶＣＯ２Ｃは、各自のカウント値の初期値を外部の任意の装置からリロードすることが可能な構成を有していてもよい。また、ランダムウォークフィルタ１Ｂ及びランダムウォークフィルタ２Ｂも、各自のカウント値の初期値、上限値及び下限値と、位相差の上限値及び下限値とのうち一部又は全部を外部の任意の装置からリロードすることが可能な構成を有していてよい。
デジタルＶＣＯ１Ｃ及びデジタルＶＣＯ２Ｃやランダムウォークフィルタ１Ｂ及びランダムウォークフィルタ２Ｂがこれらの値をリロード可能な構成を有していれば、再生クロック信号の位相の安定性の高さと、データ信号の変化への追従の迅速さ（追従性）とを、このクロック信号発生装置の利用者の必要に応じて様々に変化させることができる。
【００５１】
また、ランダムウォークフィルタ２Ｂがカウント値の上限値及び下限値をリロード可能に構成されていれば、例えば、初期状態においてはカウント値の上限値及び下限値として絶対値が比較的小さな値をロードすることでデジタルＶＣＯ２Ｃの再生クロック信号の追従性を高くしておき、当該再生クロック信号の位相が十分安定した時点で、絶対値が比較的大きな値をカウント値の新たな上限値及び下限値としてリロードすることで当該再生クロック信号の安定性を高くする、といった動作をＰＬＬ回路２に行わせることも可能となる。この場合、デジタルＶＣＯ２Ｃは、そのカウント値の初期値を、必ずしもデジタルＶＣＯ１Ｃより通知される値としなくてもよい。
【００５２】
以上、この発明の実施の形態を説明したが、この発明にかかるクロック信号発生装置は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。
例えば、パーソナルコンピュータに上述の位相比較器１Ａ、位相比較器２Ａ、ランダムウォークフィルタ１Ｂ、ランダムウォークフィルタ２Ｂ、デジタルＶＣＯ１Ｃ、デジタルＶＣＯ２Ｃ、及び再生位相比較器３の動作を実行させるためのプログラムを格納した記録媒体（ＣＤ−ＲＯＭ、ＭＯ、フレキシブルディスク等）から該プログラムをインストールすることにより、上述したクロック再生装置を構成することができる。
【００５３】
また、例えば、通信回線の掲示板（ＢＢＳ）にこのプログラムをアップロードし、これを通信回線を介して配信してもよく、また、このプログラムを表す信号により搬送波を変調し、得られた変調波を伝送し、この変調波を受信した装置が変調波を復調してこれらのプログラムを復元するようにしてもよい。
そして、このプログラムを起動し、ＯＳの制御下に、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行することができる。
【００５４】
なお、ＯＳが処理の一部を分担する場合、あるいは、ＯＳが本願発明の１つの構成要素の一部を構成するような場合には、記録媒体には、その部分を除いたプログラムを格納してもよい。この場合も、この発明では、その記録媒体には、コンピュータが実行する各機能又はステップを実行するためのプログラムが格納されているものとする。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係るクロック再生装置の構成を示す図である。
【図２】図１のクロック再生装置の各部が生成する信号の波形又は値の時間変化の一例を示すグラフである。
【図３】位相比較器の構成を示す図である。
【符号の説明】
【００５６】
１，２ ＰＬＬ回路
１Ａ，２Ａ 位相比較器
１Ｂ，２Ｂ ランダムウォークフィルタ
１Ｃ，２Ｃ ＶＣＯ
３ 再生位相比較器
Ｄ１〜Ｄ４ Ｄラッチ
Ｘ１，Ｘ２ ＸＯＲゲート
ＩＮＶ インバータ
【特許請求の範囲】
【請求項１】
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、を備え、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とするクロック信号発生装置。
【請求項２】
前記内部クロック発振手段は、当該内部クロック信号の位相を、自己に供給される内部クロック制御信号が示す方向に変化させる手段を備え、
前記データ信号、及び、前記内部クロック信号を取得し、当該内部クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第２の進み遅れ検出信号を生成する第２のデータ進み遅れ検出手段と、
前記第２の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第２の進み遅れ検出信号に基づいて計測し、当該累積量が、第１の所定値より大きな第２の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記内部クロック信号の位相を変化させるよう指示する前記内部クロック制御信号を生成して前記内部クロック発振手段に供給し、新たに計測を開始する内部クロック制御手段と、を更に備える、
ことを特徴とする請求項１に記載のクロック信号発生装置。
【請求項３】
前記出力クロック制御手段は、前記第１の進み遅れ検出信号を取得して、前記遅れが検出された回数と前記進みが検出された回数との差を、当該第１の進み遅れ検出信号に基づいて計測し、計測を開始して以降の計測結果を表すデータを記憶し、当該差の絶対値が第１の所定値に達したとき、当該差の発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、当該計測結果を表すデータの値を初期化し、新たに計測を開始する手段を備える、
ことを特徴とする請求項１又は２に記載のクロック信号発生装置。
【請求項４】
前記第１のデータ進み遅れ検出手段は、前記データ信号の値が遷移するタイミングを検出し、当該タイミングが、前記出力クロック信号の遷移のタイミングの前後いずれにあるかを判別することにより、当該データ信号の位相の遅れ及び進みを検出する、
ことを特徴とする請求項１、２又は３に記載のクロック信号発生装置。
【請求項５】
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振ステップと、
内部クロック信号を発生する内部クロック発振ステップと、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出ステップと、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振ステップに供給し、新たに計測を開始する出力クロック制御ステップと、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出ステップと、より構成されており、
前記出力クロック制御ステップでは、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とするクロック信号発生方法。
【請求項６】
コンピュータを、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、して機能させるためのプログラムであって、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とするプログラム。
【請求項１】
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、を備え、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とするクロック信号発生装置。
【請求項２】
前記内部クロック発振手段は、当該内部クロック信号の位相を、自己に供給される内部クロック制御信号が示す方向に変化させる手段を備え、
前記データ信号、及び、前記内部クロック信号を取得し、当該内部クロック信号を基準とした場合における当該データ信号の位相の遅れ及び進みを検出し、検出結果を示す第２の進み遅れ検出信号を生成する第２のデータ進み遅れ検出手段と、
前記第２の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第２の進み遅れ検出信号に基づいて計測し、当該累積量が、第１の所定値より大きな第２の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記内部クロック信号の位相を変化させるよう指示する前記内部クロック制御信号を生成して前記内部クロック発振手段に供給し、新たに計測を開始する内部クロック制御手段と、を更に備える、
ことを特徴とする請求項１に記載のクロック信号発生装置。
【請求項３】
前記出力クロック制御手段は、前記第１の進み遅れ検出信号を取得して、前記遅れが検出された回数と前記進みが検出された回数との差を、当該第１の進み遅れ検出信号に基づいて計測し、計測を開始して以降の計測結果を表すデータを記憶し、当該差の絶対値が第１の所定値に達したとき、当該差の発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、当該計測結果を表すデータの値を初期化し、新たに計測を開始する手段を備える、
ことを特徴とする請求項１又は２に記載のクロック信号発生装置。
【請求項４】
前記第１のデータ進み遅れ検出手段は、前記データ信号の値が遷移するタイミングを検出し、当該タイミングが、前記出力クロック信号の遷移のタイミングの前後いずれにあるかを判別することにより、当該データ信号の位相の遅れ及び進みを検出する、
ことを特徴とする請求項１、２又は３に記載のクロック信号発生装置。
【請求項５】
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振ステップと、
内部クロック信号を発生する内部クロック発振ステップと、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出ステップと、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振ステップに供給し、新たに計測を開始する出力クロック制御ステップと、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出ステップと、より構成されており、
前記出力クロック制御ステップでは、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とするクロック信号発生方法。
【請求項６】
コンピュータを、
出力クロック信号を発生し、当該出力クロック信号の位相を、自己に供給される出力クロック制御信号が示す方向に変化させる出力クロック発振手段と、
内部クロック信号を発生する内部クロック発振手段と、
データ信号、及び、前記出力クロック信号を取得し、当該出力クロック信号を基準とした場合における当該データ信号の値の遷移のタイミングの遅れ及び進みを検出し、検出結果を示す第１の進み遅れ検出信号を生成する第１のデータ進み遅れ検出手段と、
前記第１の進み遅れ検出信号を取得して、前記遅れ又は進みの累積量を、当該第１の進み遅れ検出信号に基づいて計測し、当該累積量が第１の所定値に達したとき、当該累積量に至った遅れ又は進みの発生を打ち消す方向に前記出力クロック信号の位相を変化させるよう指示する前記出力クロック制御信号を生成して前記出力クロック発振手段に供給し、新たに計測を開始する出力クロック制御手段と、
前記出力クロック信号及び前記内部クロック信号を取得し、当該出力クロック信号と当該内部クロック信号との位相差を検出し、特定した位相差を示すクロック間位相差信号を生成するクロック間位相差検出手段と、して機能させるためのプログラムであって、
前記出力クロック制御手段は、前記クロック間位相差信号を更に取得し、当該クロック間位相差信号が示す位相差が所定量に達している間、前記出力クロック制御信号の生成を停止する、
ことを特徴とするプログラム。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００７−１５０９７３（Ｐ２００７−１５０９７３Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００５−３４５３４５（Ｐ２００５−３４５３４５）
【出願日】平成１７年１１月３０日（２００５．１１．３０）
【出願人】（０００１００７４６）アイコム株式会社 (273)
【Ｆターム（参考）】
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１７年１１月３０日（２００５．１１．３０）
【出願人】（０００１００７４６）アイコム株式会社 (273)
【Ｆターム（参考）】
[ Back to top ]