【課題】消費電流と回路規模を削減しつつ、同相信号除去比と最大出力電圧を高めることができる増幅回路を提供する。
【解決手段】トランジスタＭ１、Ｍ２を有する入力差動対の後段に、入力差動対と同一極性を有するトランジスタＭ３、Ｍ４で構成される出力差動対が設けられている。トランジスタＭ１のソースはトランジスタＭ３のソースに接続され、トランジスタＭ２のソースはトランジスタＭ４のソースに接続され、トランジスタＭ１のドレインはトランジスタＭ３のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ４のゲートに接続されている。 （もっと読む）

【課題】相補信号による差動出力のバイアス電圧のオフセットの入力信号に対する変化を抑制すること。
【解決手段】ベースに入力信号Ｖｉｎが入力される第１トランジスタＱ１と、ベースに前記入力信号を平滑化した平滑信号Ｖａｖｇが入力され、エミッタが前記第１トランジスタのエミッタと共通接続された第２トランジスタＱ２と、前記第１トランジスタおよび前記第２トランジスタのコレクタに接続され、相補出力をなす第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２と、前記第１トランジスタおよび前記第２トランジスタのそれぞれのコレクタと前記第２トランジスタのベースとの電位差をそれぞれ一定に保つ電位差生成回路２０と、を具備する電子回路。 （もっと読む）

【課題】出力インピーダンスが大きい信号源を接続した場合でも大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供する。
【解決手段】差動入力段回路を、差動入力部を構成し、ソースが結合されたトランジスタＭ１，Ｍ２と、トランジスタＭ１，Ｍ２とグランドとの間に接続された定電流源Ｉｃと、カレントミラー段を構成し、ソースが電源に接続されたトランジスタＭ３，Ｍ４と、トランジスタＭ３のドレーンにドレーンが接続され、トランジスタのドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、トランジスタＭ１と同一の導電型のトランジスタＭ５と、トランジスタＭ４のドレーンにドレーンが接続され、トランジスタＭ２のドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、トランジスタＭ２と同一の導電型のトランジスタＭ６と、で構成する。 （もっと読む）

【課題】低電圧での動作を可能とし、アーリー効果による電流比の悪化を抑圧可能とする。
【解決手段】
ＮＰＮ型の第１及び第２のトランジスタ１，２のベース、第１のトランジスタ１のコレクタ、及び、デプレッション型のＮチャンネルＭＯＳトランジスタである第３のトランジスタ３のゲートが相互に接続されると共に、定電流源４に接続される一方、第１及び第２のトランジスタ１，２のエミッタは、共にグランドに接続され、第２のトランジスタ２のコレクタは、第３のトランジスタ３のソースに接続されて、この第３のトランジスタ３のドレインに出力可能に構成されてなり、低電圧での動作を可能とし、アーリー効果による電流比の悪化が抑圧可能となっている。 （もっと読む）

【課題】入力信号の同相成分の電圧レベルの変化に対し安定した特性を有する差動増幅器を提供する。
【解決手段】差動増幅器は、入力信号の差動成分及び同相成分に応じた電流Ｉ１２、Ｉ１３を生成する差動増幅部１１と、入力信号の同相成分に応じた同相電流Ｉ１Ａ、Ｉ１Ｂを生成する同相電流生成部１３と、電流Ｉ１２、Ｉ１３と同相電流Ｉ１Ａ、Ｉ１Ｂとを受け、電流Ｉ１２、Ｉ１３と同相電流Ｉ１Ａ、Ｉ１Ｂとの差分を増幅して出力する電流増幅部１２と、を有する。 （もっと読む）

【課題】電源電圧変動によるコレクタ−エミッタ間の電圧ずれをなくし、オフセット電圧の電源電圧依存性を良好とする。
【解決手段】本発明の一態様に係るバッファ回路は、ベースをＢＩＡＳ１に接続したトランジスタｔ１、トランジスタｔ２と、トランジスタｔ１のエミッタの流出電流と入力電流の和を一定電流とする定電流回路と、トランジスタのエミッタの流出電流を前記一定電流と同じ電流とする定電流回路と、トランジスタｔ１のコレクタ電流と、トランジスタｔ２のコレクタ電流とを同じ電流とする第１ミラー回路３とを備え、第１ミラー回路３は、トランジスタｔ１のコレクタに、コレクタが接続されたトランジスタｔ３と、トランジスタｔ２のコレクタに、コレクタが接続されたトランジスタｔ４とを有し、トランジスタｔ３とトランジスタｔ１の間の接続点及びトランジスタｔ４とトランジスタｔ２の間の接続点には、Ｖｒｅｆ電圧に基づいた電圧が供給される。 （もっと読む）

【課題】本発明は、カスコード型オペアンプに関し、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生じても、ゲインの低下が招来するのを抑制することにある。
【解決手段】複数のトランジスタが直列結合されたカスコード段を備えるカスコード型オペアンプにおいて、出力電圧が、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生ずる所定電圧以上であるか否かを判別する出力電圧判別手段と、出力電圧判別手段の判別結果に応じてゲイン特性を変更し、具体的には、出力電圧がその所定電圧以上であると判別される場合に、該所定電圧未満であると判別される場合に比して所定のゲイン要素を増加させるゲイン特性変更手段と、を設ける。 （もっと読む）

【課題】回路の高速性に影響することなく、且つ利得の精度が高く、アーリー効果を低減できる電子回路を提供する。
【解決手段】ベースが共通なバイアス電圧Ｖ_Ｂ１によりバイアスされているトランジスタＱ４１，Ｑ４２および差動増幅回路を構成するトランジスタＱ４３，Ｑ４４により、トランジスタＱ４１，Ｑ４２のアーリー効果により生じたトランジスタＱ４１，Ｑ４２のエミッタ電位差をトラジスタＱ４３、Ｑ４４のコレクタ電流に変換し、このトランジスタＱ４５，Ｑ４６のエミッタに供給してトランジスタＱ４１，Ｑ４２のエミッタ間のアーリー効果による差電圧と逆極性にトランジスタＱ４５、Ｑ４６のエミッタ電圧を制御してアーリー効果を補正する。 （もっと読む）

【課題】 バッファ回路の入力信号に対する出力信号の非線形特性となる課題に対し、線形特性を向上させる。
【解決手段】 バッファ回路のソースフォロア回路を構成するＭＯＳトランジスタ２１に直列にＭＯＳトランジスタ２３を設け、そのゲートに入力信号電圧Ｖｉｎに固定電圧を加算した電圧を印加する。ＭＯＳトランジスタ２３のゲートに印加される電圧は、入力信号ＶｉｎからＭＯＳトランジスタ２５のゲート・ソース間電圧Ｅだけ低下した電圧となる。更に、ＭＯＳトランジスタ２１のドレイン電圧は、ＭＯＳトランジスタ２３のゲート・ソース間電圧だけ高い電圧となる。従って、ＭＯＳトランジスタ２１のドレイン・ソース間電圧は、入力信号Ｖｉｎの電圧値によらず一定となるので、出力Ｖｏｕｔへの影響が防止でき、バッファ回路の線形性を改善するものである。 （もっと読む）

【課題】 トランジスタの共通のベースラインと電源線との間に抵抗が接続されている場合でも高精度のミラー比を得る。
【解決手段】 カレントミラー回路１８において、抵抗Ｒ５はノイズ耐量を上げるとともにトランジスタＱ１０、Ｑ１１の漏れ電流を防止するために必要であり、トランジスタＱ１２のコレクタ電流は、抵抗Ｒ５に流れる電流が支配的となる。トランジスタＱ１２のベース電流ＩB(Q12)を、トランジスタＱ１４のベース電流ＩB(Q14)により補償する。抵抗Ｒ５に流れる電流とトランジスタＱ１１、Ｑ１３〜Ｑ１５に流れる電流とが等しい場合にほぼ完全に補償でき、ミラー比はより正確に１に近付く。 （もっと読む）

【課題】 ３端子デバイスを含む回路の性能を向上させる方法を提供する。
【解決手段】 ３端子デバイス１０を含む回路の動作における、例えばＦＥＴのような３端子デバイスに関係するアーリー効果の影響を低減する。この影響の低減のため、３端子デバイスに起因するアーリー効果成分を低減するための制御部３０を設け、これによって、デバイスの第１の端子（例えばゲート）に受ける入力信号に関係した第１の信号に応答して、デバイスの第２の端子（例えばドレイン）の電位を制御することによって、デバイスの第２端子（ドレイン）と第３端子（例えばソース）との間の電位差を実質上一定にする。 （もっと読む）

【課題】 カレントミラ回路の入力トランジスタにおいて、アーリー効果の影響により発生した電流が、カレントミラ回路の出力電流に現れることを防止すること。
【解決手段】 ドライバ回路２１と同一接続・同一構成を有し、当該ドライバ回路２１と並列接続されるアーリー電圧検出部２２を備え、当該アーリー電圧検出部２２の入力トランジスタＱ９に流れる電流を検出する。そして、アーリー電圧検出部２２の出力電流（電流ＩＱ１１）を、ドライバ回路２１の入力電流（電流ＩＱ５）に加算する。これにより、カレントミラ回路２５の入力電流（電流ＩＱ７）において、アーリー電圧の影響による電流αをキャンセルすることができる。またこれにより、カレントミラ回路２５の入力トランジスタＱ５で発生した、アーリー電圧の影響による電流αが、カレントミラ回路２５の出力電流（電流ＩＱ８）に現れることを防止することができる。 （もっと読む）

【課題】 光ピックアップのレーザパワーモニタ用素子に内蔵される受光アンプ回路の差動増幅回路に生じるオフセット電圧を、専用のトランジスタを設けることによって入力電圧範囲を制限することなく補正する。
【解決手段】 受光アンプ回路１の差動増幅回路２において、差動増幅回路２に生じるオフセット電圧を補正するための補正電流Ioffset を生成する補正電流生成回路３を設ける。差動増幅回路２においては、差動トランジスタ対をなすトランジスタＱ１，Ｑ２に流れる電流Icn1，Icn2に差があることでオフセット電圧を補償できる。電流Icn1，Icn2の差は、トランジスタＱ１，Ｑ２のそれぞれのコレクタ−エミッタ間電圧Vcen1，Vcen2の差ΔVceに基づいている。補正電流生成回路３は、差ΔVceに基づいた補正電流Ioffset を生成し、トランジスタＱ１のコレクタに流し込む。 （もっと読む）