差動入力段回路、差動入力段回路を備えた演算増幅器及び電圧レギュレータ回路
【課題】出力インピーダンスが大きい信号源を接続した場合でも大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供する。
【解決手段】差動入力段回路を、差動入力部を構成し、ソースが結合されたトランジスタＭ１，Ｍ２と、トランジスタＭ１，Ｍ２とグランドとの間に接続された定電流源Ｉｃと、カレントミラー段を構成し、ソースが電源に接続されたトランジスタＭ３，Ｍ４と、トランジスタＭ３のドレーンにドレーンが接続され、トランジスタのドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、トランジスタＭ１と同一の導電型のトランジスタＭ５と、トランジスタＭ４のドレーンにドレーンが接続され、トランジスタＭ２のドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、トランジスタＭ２と同一の導電型のトランジスタＭ６と、で構成する。
【解決手段】差動入力段回路を、差動入力部を構成し、ソースが結合されたトランジスタＭ１，Ｍ２と、トランジスタＭ１，Ｍ２とグランドとの間に接続された定電流源Ｉｃと、カレントミラー段を構成し、ソースが電源に接続されたトランジスタＭ３，Ｍ４と、トランジスタＭ３のドレーンにドレーンが接続され、トランジスタのドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、トランジスタＭ１と同一の導電型のトランジスタＭ５と、トランジスタＭ４のドレーンにドレーンが接続され、トランジスタＭ２のドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、トランジスタＭ２と同一の導電型のトランジスタＭ６と、で構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力段回路、差動入力段回路を備えた演算増幅器及び電圧レギュレータ回路に関する。
【背景技術】
【０００２】
差動入力段回路及びそれを備えた低ドロップアウトレギュレータとして、例えば特許文献１〜４に記載のものがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
図４は、従来の差動入力段回路の一例を示す。差動入力段回路は一般に入力インピーダンスができるだけ大きくなるように構成される。しかし、入力信号源の出力インピーダンスが極端に高いと、入力信号に影響を与える虞がある。例えば、電源Ｖｄｄの電圧に揺れが生じたときに、この電圧の揺れが定電流源を構成するトランジスタＭ３，Ｍ４と、差動入力部を構成するトランジスタＭ１，Ｍ２とを接続するノードＡにほぼ同じ大きさで伝わり、入力トランジスタＭ１，Ｍ２のゲート・ドレイン間容量を介して入力信号ＶＩＮ１，ＶＩＮ２に注入される。このとき入力トランジスタＭ１，Ｍ２の入力ノードをバイバスするバイパスコンデンサがあれば、入力トランジスタＭ１，Ｍ２のゲート・ドレイン間容量を介して注入された揺れだけが入力ノードに伝わることとなり、電源Ｖｄｄの電圧揺れに伴う影響を小さくするのに有効である。しかし、バイパスコンデンサを設けることはＬＳＩの面積を増大させることとなり、デメリットとなる。
【０００４】
本発明は、上述した実情を考慮してなされたものであって、出力インピーダンスが大きい信号源を接続した場合でも、大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
第１の態様において、差動入力段回路が提供される。この差動入力段回路は、差動入力部を構成し、ソース同士が結合された第１、第２のトランジスタと、前記差動入力部の第１、第２のトランジスタとグランドとの間に接続された定電流源と、カレントミラー回路を構成し、ソースが電源に接続された第３、第４のトランジスタと、前記カレントミラー回路の第３のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第１のトランジスタのドレーンにソースが接続され、ゲートが基準電圧源に接続された、前記第１のトランジスタと同一の導電型の第５のトランジスタと、前記カレントミラー回路の第４のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第２のトランジスタのドレーンにソースが接続され、ゲートが前記基準電圧源に接続された、前記第２のトランジスタと同一の導電型の第６のトランジスタと、で構成されている。
【０００６】
また、第２の態様において、第１の態様の差動入力段回路を有する演算増幅器が提供される。
【０００７】
また、第３の態様において、第２の態様の演算増幅器をエラーアンプとして使用する電圧レギュレータ回路が提供される。
【発明の効果】
【０００８】
本発明によれば、出力インピーダンスが大きい信号源を接続した場合でも、大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る差動入力段回路の回路図である。
【図２】本発明の第２の実施形態に係る演算増幅器の回路図である。
【図３】本発明の第３の実施形態に係る電圧レギュレータの回路図である。
【図４】従来の差動入力段回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
１．構成
図１は本発明の第１の実施形態に係る差動入力段回路の回路図である。本実施形態の差動入力段回路は、差動入力部を構成するＮ型電界効果トランジスタ（以下「Ｎ型トランジスタ」という）Ｍ１，Ｍ２と、カレントミラー回路を構成するＰ型電界効果トランジスタ（以下「Ｐ型トランジスタ」という）Ｍ３，Ｍ４と、差動入力部とカレントミラー回路との間に設けられ、変動抑制部を構成するＮ型トランジスタＭ５，Ｍ６と、差動入力部とグランドとの間に接続された定電流源Ｉｃとから構成されている。
【００１１】
Ｎ型トランジスタＭ１，Ｍ２は差動入力部の入力トランジスタである。Ｎ型トランジスタＭ１，Ｍ２は、ソースが定電流源Ｉｃに接続され、ゲートに入力信号ＶＩＮ１，ＶＩＮ２が入力される。
【００１２】
Ｐ型トランジスタＭ３，Ｍ４は、ソースが電源Ｖｄｄに接続され、ゲート同士が接続され、このゲート同士の接続ノードがＰ型トランジスタＭ３のドレインに接続され、カレントミラー回路を構成している。
【００１３】
Ｎ型トランジスタＭ５，Ｍ６は、ソースがＮ型トランジスタＭ１，Ｍ２のドレインに接続され、ドレインがＮ型トランジスタＭ３，Ｍ４のドレインに接続され、ゲート同士が接続され、このゲート同士の接続ノードが基準電圧Ｖｂｉａｓに接続されている。
【００１４】
２．動作
本実施形態の差動入力段回路は、図４に示す従来の差動入力段回路にトランジスタＭ５，Ｍ６を追加した構成を有する。この構成により、電源Ｖｄｄの電圧が揺れた場合、ノードＡはこの電圧の揺れとほぼ同じ大きさで揺れるが、ノードＢの揺れは抑圧される。次式は、ＭＯＳトランジスタの電流式である。
Id=μ・Cox・W/L/2・(Vgs - Vth)2・(1+λVds)
ここで、Ｉｄはドレイン電流、μ・Ｃｏｘ・Ｗ／Ｌは利得係数、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧、λはチャネル長変長係数、Ｖｄｓはドレイン・ソース間電圧である。この式からわかるように、ＩｄはＶｇｓの変化に対して二乗で変化する。換言すれば、一定の電流を流した時にはＶｇｓの変化はきわめて小さい。また、λが小さい時にはＶｄｓの変化に対してＩｄの変化が小さい。これらのことから、電源電圧Ｖｄｄが揺れた時にノードＡは電源とほぼ同じ大きさで揺れるが、ノードＢの揺れは抑圧されることがわかる。
【００１５】
トランジスタＭ５、Ｍ６のゲートに対する基準電圧Ｖｂｉａｓは、電源電圧Ｖｄｄが揺れても揺れないような定電圧源から持ってくる必要がある。ローノイズＬＤＯ（低ドロップアウト電圧レギュレータ）においては、この電圧源としてローパスフィルタを通す前の比較的出力インピーダンスの低い電圧源を使用することが好ましい。ただし、その電圧の実現方法は様々であり、これに限定されるものではない。
【００１６】
３．まとめ
本実施形態では、差動入力段回路を、差動入力部を構成し、ソースが結合された第１、第２のトランジスタＭ１，Ｍ２と、差動入力部の第１、第２のトランジスタＭ１，Ｍ２とグランドとの間に接続された定電流源Ｉｃと、カレントミラー回路を構成し、ソースが電源に接続された第３、第４のトランジスタＭ３，Ｍ４と、カレントミラー回路の第３のトランジスタＭ３のドレーンにドレーンが接続され、差動入力部の第１のトランジスタのドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、第１のトランジスタＭ１と同一の導電型の第５のトランジスタＭ５と、カレントミラー回路の第４のトランジスタＭ４のドレーンにドレーンが接続され、差動入力部の第２のトランジスタＭ２のドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、第２のトランジスタＭ２と同一の導電型の第６のトランジスタＭ６と、で構成している。
【００１７】
これにより、出力インピーダンスが大きい信号源を接続した場合でも、大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供することができる。
【００１８】
（第２の実施形態）
次に、第２の実施の形態について説明する。図２は、第２の実施形態に係る演算増幅器の回路図である。この演算増幅器は、第１の実施の形態とほぼ同一の差動入力段回路を有している。この差動入力段回路においては、定電流源はＮ型ＭＯＳトランジスタＭ７により構成されている。トランジスタＭ７は、ソースがグランドに接続され、ドレインがトランジスタＭ１、Ｍ２のソースの接続ノードに接続され、ゲートが第２基準電圧Ｖｂｉａｓ２に接続され、定電流源を構成している。
【００１９】
また、演算増幅器は、電源Ｖｄｄとグランドとの間に、Ｐ型トランジスタＭ８とＮ型トランジスタＭ９とを有している。
【００２０】
Ｐ型トランジスタＭ８は、ソースが電源Ｖｄｄに接続され、ドレインがＮ型トランジスタＭ９のドレインに接続され、ゲートが差動入力段回路のＮ型トランジスタＭ６のドレインとＰ型トランジスタＭ４のドレインとの接続ノードに接続されている。この接続ノードと、Ｐ型トランジスタＭ８のドレインとの間には、Ｐ型トランジスタＭ８のゲートとドレインとの間をバイパスする抵抗Ｒ１及びコンデンサＣ１が直列に接続されている。
【００２１】
Ｎ型トランジスタＭ９は、ソースがグランドに接続され、ゲートが上記第２基準電圧Ｖｂｉａｓ２に接続され、定電流源を構成している。
【００２２】
Ｐ型トランジスタＭ８のドレインとＮ型トランジスタＭ９のドレインとの接続ノードから出力電圧Ｖｏｕｔが出力される。
【００２３】
このような構成の演算増幅器においては、差動入力段回路が動作したときに、Ｐ型トランジスタＭ４のドレイン電圧によりＰ型トランジスタＭ８が制御され、Ｐ型トランジスタＭ８のドレイン電圧がＶｏｕｔとして出力される。
【００２４】
第２の実施の形態の演算増幅器によれば、差動入力段回路において、第１の実施の形態と同様の効果が得られることとなる。
【００２５】
（第３の実施形態）
次に、第３の実施の形態について説明する。図３は、第３の実施形態に係る電圧レギュレータの回路図である。この電圧レギュレータは、ローノイズ出力を意図して構成されている。この電圧レギュレータでは、ＡＭＰ３の出力にデバイスに起因するノイズが重畳しており、このノイズを後段のフィルタ回路１０でカットするようになっている。フィルタ回路１０は、例えば１／ｆノイズのようなノイズをカットするものであり、カットオフ周波数ができるだけ低いローパスフィルタで構成するのが望ましい。しかし、このようなカットオフ周波数の低いフィルタ回路１０を簡易な回路で構成した場合、その出力インピーダンスが非常に大きくなる。すなわち、ＡＭＰ４の入力信号源のインピーダンスが高くなることがある。このような場合に、ＡＭＰ４を第１の実施形態の差動入力段回路を利用して構成することにより、あるいは第２の実施の形態の演算増幅器をエラーアンプとして利用して構成することにより、電源の揺れが発生した場合でも、その揺れが信号に伝播して重畳してしまうという不具合を解消することができる。
【符号の説明】
【００２６】
４ ＡＭＰ
１０ フィルタ回路
Ｍ１，Ｍ２ Ｎ型トランジスタ（第１、第２トランジスタ）
Ｍ３，Ｍ４ Ｐ型トランジスタ（第３、第４トランジスタ）
Ｍ５，Ｍ６ Ｎ型トランジスタ（第５、第６トランジスタ）
Ｉｃ 定電流源
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００９−０５３７８３号公報
【特許文献２】特開２００７−２４９７１２号公報
【特許文献３】特開２００２−１５７０３１号公報
【特許文献４】特登４２３６５８６号公報
【技術分野】
【０００１】
本発明は、差動入力段回路、差動入力段回路を備えた演算増幅器及び電圧レギュレータ回路に関する。
【背景技術】
【０００２】
差動入力段回路及びそれを備えた低ドロップアウトレギュレータとして、例えば特許文献１〜４に記載のものがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
図４は、従来の差動入力段回路の一例を示す。差動入力段回路は一般に入力インピーダンスができるだけ大きくなるように構成される。しかし、入力信号源の出力インピーダンスが極端に高いと、入力信号に影響を与える虞がある。例えば、電源Ｖｄｄの電圧に揺れが生じたときに、この電圧の揺れが定電流源を構成するトランジスタＭ３，Ｍ４と、差動入力部を構成するトランジスタＭ１，Ｍ２とを接続するノードＡにほぼ同じ大きさで伝わり、入力トランジスタＭ１，Ｍ２のゲート・ドレイン間容量を介して入力信号ＶＩＮ１，ＶＩＮ２に注入される。このとき入力トランジスタＭ１，Ｍ２の入力ノードをバイバスするバイパスコンデンサがあれば、入力トランジスタＭ１，Ｍ２のゲート・ドレイン間容量を介して注入された揺れだけが入力ノードに伝わることとなり、電源Ｖｄｄの電圧揺れに伴う影響を小さくするのに有効である。しかし、バイパスコンデンサを設けることはＬＳＩの面積を増大させることとなり、デメリットとなる。
【０００４】
本発明は、上述した実情を考慮してなされたものであって、出力インピーダンスが大きい信号源を接続した場合でも、大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
第１の態様において、差動入力段回路が提供される。この差動入力段回路は、差動入力部を構成し、ソース同士が結合された第１、第２のトランジスタと、前記差動入力部の第１、第２のトランジスタとグランドとの間に接続された定電流源と、カレントミラー回路を構成し、ソースが電源に接続された第３、第４のトランジスタと、前記カレントミラー回路の第３のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第１のトランジスタのドレーンにソースが接続され、ゲートが基準電圧源に接続された、前記第１のトランジスタと同一の導電型の第５のトランジスタと、前記カレントミラー回路の第４のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第２のトランジスタのドレーンにソースが接続され、ゲートが前記基準電圧源に接続された、前記第２のトランジスタと同一の導電型の第６のトランジスタと、で構成されている。
【０００６】
また、第２の態様において、第１の態様の差動入力段回路を有する演算増幅器が提供される。
【０００７】
また、第３の態様において、第２の態様の演算増幅器をエラーアンプとして使用する電圧レギュレータ回路が提供される。
【発明の効果】
【０００８】
本発明によれば、出力インピーダンスが大きい信号源を接続した場合でも、大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る差動入力段回路の回路図である。
【図２】本発明の第２の実施形態に係る演算増幅器の回路図である。
【図３】本発明の第３の実施形態に係る電圧レギュレータの回路図である。
【図４】従来の差動入力段回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
１．構成
図１は本発明の第１の実施形態に係る差動入力段回路の回路図である。本実施形態の差動入力段回路は、差動入力部を構成するＮ型電界効果トランジスタ（以下「Ｎ型トランジスタ」という）Ｍ１，Ｍ２と、カレントミラー回路を構成するＰ型電界効果トランジスタ（以下「Ｐ型トランジスタ」という）Ｍ３，Ｍ４と、差動入力部とカレントミラー回路との間に設けられ、変動抑制部を構成するＮ型トランジスタＭ５，Ｍ６と、差動入力部とグランドとの間に接続された定電流源Ｉｃとから構成されている。
【００１１】
Ｎ型トランジスタＭ１，Ｍ２は差動入力部の入力トランジスタである。Ｎ型トランジスタＭ１，Ｍ２は、ソースが定電流源Ｉｃに接続され、ゲートに入力信号ＶＩＮ１，ＶＩＮ２が入力される。
【００１２】
Ｐ型トランジスタＭ３，Ｍ４は、ソースが電源Ｖｄｄに接続され、ゲート同士が接続され、このゲート同士の接続ノードがＰ型トランジスタＭ３のドレインに接続され、カレントミラー回路を構成している。
【００１３】
Ｎ型トランジスタＭ５，Ｍ６は、ソースがＮ型トランジスタＭ１，Ｍ２のドレインに接続され、ドレインがＮ型トランジスタＭ３，Ｍ４のドレインに接続され、ゲート同士が接続され、このゲート同士の接続ノードが基準電圧Ｖｂｉａｓに接続されている。
【００１４】
２．動作
本実施形態の差動入力段回路は、図４に示す従来の差動入力段回路にトランジスタＭ５，Ｍ６を追加した構成を有する。この構成により、電源Ｖｄｄの電圧が揺れた場合、ノードＡはこの電圧の揺れとほぼ同じ大きさで揺れるが、ノードＢの揺れは抑圧される。次式は、ＭＯＳトランジスタの電流式である。
Id=μ・Cox・W/L/2・(Vgs - Vth)2・(1+λVds)
ここで、Ｉｄはドレイン電流、μ・Ｃｏｘ・Ｗ／Ｌは利得係数、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧、λはチャネル長変長係数、Ｖｄｓはドレイン・ソース間電圧である。この式からわかるように、ＩｄはＶｇｓの変化に対して二乗で変化する。換言すれば、一定の電流を流した時にはＶｇｓの変化はきわめて小さい。また、λが小さい時にはＶｄｓの変化に対してＩｄの変化が小さい。これらのことから、電源電圧Ｖｄｄが揺れた時にノードＡは電源とほぼ同じ大きさで揺れるが、ノードＢの揺れは抑圧されることがわかる。
【００１５】
トランジスタＭ５、Ｍ６のゲートに対する基準電圧Ｖｂｉａｓは、電源電圧Ｖｄｄが揺れても揺れないような定電圧源から持ってくる必要がある。ローノイズＬＤＯ（低ドロップアウト電圧レギュレータ）においては、この電圧源としてローパスフィルタを通す前の比較的出力インピーダンスの低い電圧源を使用することが好ましい。ただし、その電圧の実現方法は様々であり、これに限定されるものではない。
【００１６】
３．まとめ
本実施形態では、差動入力段回路を、差動入力部を構成し、ソースが結合された第１、第２のトランジスタＭ１，Ｍ２と、差動入力部の第１、第２のトランジスタＭ１，Ｍ２とグランドとの間に接続された定電流源Ｉｃと、カレントミラー回路を構成し、ソースが電源に接続された第３、第４のトランジスタＭ３，Ｍ４と、カレントミラー回路の第３のトランジスタＭ３のドレーンにドレーンが接続され、差動入力部の第１のトランジスタのドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、第１のトランジスタＭ１と同一の導電型の第５のトランジスタＭ５と、カレントミラー回路の第４のトランジスタＭ４のドレーンにドレーンが接続され、差動入力部の第２のトランジスタＭ２のドレーンにソースが接続され、ゲートが基準電圧源Ｖｂｉａｓに接続された、第２のトランジスタＭ２と同一の導電型の第６のトランジスタＭ６と、で構成している。
【００１７】
これにより、出力インピーダンスが大きい信号源を接続した場合でも、大きなバイパスコンデンサを必要とせず、かつ電源電圧変動除去特性の良い差動入力段回路を提供することができる。
【００１８】
（第２の実施形態）
次に、第２の実施の形態について説明する。図２は、第２の実施形態に係る演算増幅器の回路図である。この演算増幅器は、第１の実施の形態とほぼ同一の差動入力段回路を有している。この差動入力段回路においては、定電流源はＮ型ＭＯＳトランジスタＭ７により構成されている。トランジスタＭ７は、ソースがグランドに接続され、ドレインがトランジスタＭ１、Ｍ２のソースの接続ノードに接続され、ゲートが第２基準電圧Ｖｂｉａｓ２に接続され、定電流源を構成している。
【００１９】
また、演算増幅器は、電源Ｖｄｄとグランドとの間に、Ｐ型トランジスタＭ８とＮ型トランジスタＭ９とを有している。
【００２０】
Ｐ型トランジスタＭ８は、ソースが電源Ｖｄｄに接続され、ドレインがＮ型トランジスタＭ９のドレインに接続され、ゲートが差動入力段回路のＮ型トランジスタＭ６のドレインとＰ型トランジスタＭ４のドレインとの接続ノードに接続されている。この接続ノードと、Ｐ型トランジスタＭ８のドレインとの間には、Ｐ型トランジスタＭ８のゲートとドレインとの間をバイパスする抵抗Ｒ１及びコンデンサＣ１が直列に接続されている。
【００２１】
Ｎ型トランジスタＭ９は、ソースがグランドに接続され、ゲートが上記第２基準電圧Ｖｂｉａｓ２に接続され、定電流源を構成している。
【００２２】
Ｐ型トランジスタＭ８のドレインとＮ型トランジスタＭ９のドレインとの接続ノードから出力電圧Ｖｏｕｔが出力される。
【００２３】
このような構成の演算増幅器においては、差動入力段回路が動作したときに、Ｐ型トランジスタＭ４のドレイン電圧によりＰ型トランジスタＭ８が制御され、Ｐ型トランジスタＭ８のドレイン電圧がＶｏｕｔとして出力される。
【００２４】
第２の実施の形態の演算増幅器によれば、差動入力段回路において、第１の実施の形態と同様の効果が得られることとなる。
【００２５】
（第３の実施形態）
次に、第３の実施の形態について説明する。図３は、第３の実施形態に係る電圧レギュレータの回路図である。この電圧レギュレータは、ローノイズ出力を意図して構成されている。この電圧レギュレータでは、ＡＭＰ３の出力にデバイスに起因するノイズが重畳しており、このノイズを後段のフィルタ回路１０でカットするようになっている。フィルタ回路１０は、例えば１／ｆノイズのようなノイズをカットするものであり、カットオフ周波数ができるだけ低いローパスフィルタで構成するのが望ましい。しかし、このようなカットオフ周波数の低いフィルタ回路１０を簡易な回路で構成した場合、その出力インピーダンスが非常に大きくなる。すなわち、ＡＭＰ４の入力信号源のインピーダンスが高くなることがある。このような場合に、ＡＭＰ４を第１の実施形態の差動入力段回路を利用して構成することにより、あるいは第２の実施の形態の演算増幅器をエラーアンプとして利用して構成することにより、電源の揺れが発生した場合でも、その揺れが信号に伝播して重畳してしまうという不具合を解消することができる。
【符号の説明】
【００２６】
４ ＡＭＰ
１０ フィルタ回路
Ｍ１，Ｍ２ Ｎ型トランジスタ（第１、第２トランジスタ）
Ｍ３，Ｍ４ Ｐ型トランジスタ（第３、第４トランジスタ）
Ｍ５，Ｍ６ Ｎ型トランジスタ（第５、第６トランジスタ）
Ｉｃ 定電流源
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００９−０５３７８３号公報
【特許文献２】特開２００７−２４９７１２号公報
【特許文献３】特開２００２−１５７０３１号公報
【特許文献４】特登４２３６５８６号公報
【特許請求の範囲】
【請求項１】
差動入力部を構成し、ソース同士が結合された第１、第２のトランジスタと、
前記差動入力部の第１、第２のトランジスタとグランドとの間に接続された定電流源と、
カレントミラー回路を構成し、ソースが電源に接続された第３、第４のトランジスタと、
前記カレントミラー回路の第３のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第１のトランジスタのドレーンにソースが接続され、ゲートが基準電圧源に接続された、前記第１のトランジスタと同一の導電型の第５のトランジスタと、
前記カレントミラー回路の第４のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第２のトランジスタのドレーンにソースが接続され、ゲートが前記基準電圧源に接続された、前記第２のトランジスタと同一の導電型の第６のトランジスタと、
で構成された差動入力段回路。
【請求項２】
請求項１に記載の差動入力段回路を有する演算増幅器。
【請求項３】
請求項２に記載の演算増幅器をエラーアンプとして有する電圧レギュレータ回路。
【請求項４】
請求項３に記載の電圧レギュレータ回路であって、
前記差動入力部の入力側にローパスフィルタを有する電圧レギュレータ回路。
【請求項１】
差動入力部を構成し、ソース同士が結合された第１、第２のトランジスタと、
前記差動入力部の第１、第２のトランジスタとグランドとの間に接続された定電流源と、
カレントミラー回路を構成し、ソースが電源に接続された第３、第４のトランジスタと、
前記カレントミラー回路の第３のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第１のトランジスタのドレーンにソースが接続され、ゲートが基準電圧源に接続された、前記第１のトランジスタと同一の導電型の第５のトランジスタと、
前記カレントミラー回路の第４のトランジスタのドレーンにドレーンが接続され、前記差動入力部の第２のトランジスタのドレーンにソースが接続され、ゲートが前記基準電圧源に接続された、前記第２のトランジスタと同一の導電型の第６のトランジスタと、
で構成された差動入力段回路。
【請求項２】
請求項１に記載の差動入力段回路を有する演算増幅器。
【請求項３】
請求項２に記載の演算増幅器をエラーアンプとして有する電圧レギュレータ回路。
【請求項４】
請求項３に記載の電圧レギュレータ回路であって、
前記差動入力部の入力側にローパスフィルタを有する電圧レギュレータ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１５５４８８（Ｐ２０１１−１５５４８８Ａ）
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願番号】特願２０１０−１５６７４（Ｐ２０１０−１５６７４）
【出願日】平成２２年１月２７日（２０１０．１．２７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願日】平成２２年１月２７日（２０１０．１．２７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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