【課題】送信機器と受信機器が互いに時分割で双方向に通信するシステムにおいて、送信機器と受信機器のクロック同期方法を提供する。
【解決手段】ソース機器は第１のクロックを用いて第１の計数部にてカウントし、シンク機器は第２のクロック生成部から供給される第２のクロックを用いて第２の計数部にてカウントし、シンク機器からソース機器に周期的に送信されるビーコン信号のタイミングＴに合わせてソース機器の第１の計数部のカウンタ値をソース機器からシンク機器へ伝送し、シンク機器の第２の計数部のカウンタ値と比較し、その比較結果を第２のクロック生成部に帰還して第２のクロックのタイミングを制御する。 （もっと読む）

【課題】高速データ通信回路において、最大消費電流(消費電流のピーク)の低減を図り、ノイズ、不要電波輻射を抑ることが可能なデータ送受信回路を提供する。
【解決手段】受信部１０は、受信信号Ａ１から受信データ１３と受信クロック１４を再生するクロック再生回路１１と、受信データ１３と受信クロック１４を入力し受信データＢ１を出力する受信信号処理部１２からなり、送信部２０は、送信用基準クロック２１からＰＬＬ２２で生成した送信クロック２５を遅延設定値３６に基づき位相調整後の送信クロック２６を生成する遅延回路２３と、位相調整後の送信クロック２６と送信データＢ２から送信信号Ａ２を生成する送信信号処理回路２４からなり、位相調整部３０は、位相制御トリガ３５を発生する位相制御トリガ発生回路３２と、位相制御トリガ３５により送受信クロックの位相差３４から遅延設定値３６を生成する遅延制御回路３３とから構成される。 （もっと読む）

【課題】マルチメディア処理システム及びその方法を提供すること。
【解決手段】第１のマルチメディア処理装置のマルチメディアデコーダの第１のクロックを第２のマルチメディア処理装置のマルチメディアエンコーダの第２のクロックに同期化することと、マルチメディアデコーダの第１のタイミング基準をマルチメディアエンコーダの第２のタイミング基準に同期化することと、第１のマルチメディア処理装置のネットワークインターフェースにおいて、第２のマルチメディア処理装置のネットワークインターフェースからエンコードされたデータストリームを受信することであって、エンコードされたデータストリームは第２のクロック及び第２のタイミング基準に基づいてマルチメディアエンコーダによってエンコードされることと、第１のクロック及び第１のタイミング基準に基づいてマルチメディアデコーダにおいてエンコードされたデータストリームをデコードする。 （もっと読む）

【課題】データ送信装置のマスタークロックの周波数とデータ受信装置のマスタークロックの周波数がずれるとオーディオデータの音途切れやノイズが発生する。
【解決手段】データ送信装置は、データ受信装置から送信されるクロック情報で制御される送信装置マスタークロックとして動作し、送信装置マスタークロックの周波数が予め定めた範囲からはずれたときクロック情報に基づく送信装置マスタークロックの周波数の変更を中止し、当該送信装置マスタークロックで動作する。データ受信装置は、送信装置マスタークロックの周波数を変更させるクロック情報を送信してデータ送信装置のマスタークロックの周波数を変更させ、データ送信装置から動作クロックモードを切り換える指示信号を受信したときにデータ送信装置から受信したデジタルデータクロックに同期した受信装置マスタークロックを生成し、当該受信装置マスタークロックに基づいて動作する。 （もっと読む）

信号受信部（１１）は、ツイストペアケーブル（３１）を通じてアナログ信号を受信する。Ａ／Ｄ変換部（１２）は、アナログ信号をデジタル信号に変換する。位相検出部（１４）は、デジタル信号の位相を検出して、受信タイミング信号を生成する。送信タイミング生成部（１５）は、受信タイミング信号に基づいて、受信信号（Ａ点）と送信信号（Ｄ点）とが所定の位相差となるように、送信処理部（１６）がデジタル信号を出力するタイミングを制御する。送信処理部（１６）は、このタイミングに従って、接続機器（２０）から入力するデータにマッピングを施したデジタル信号を出力する。Ｄ／Ａ変換部（１７）は、デジタル信号をアナログ信号に変換する。信号送信部（１８）は、アナログ信号をツイストペアケーブル（３２）を通じて送信する。
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第１および第２の回路モジュール（１０，２０）と同期化モジュール（３０）とを備える回路が記載されている。第１および第２の回路モジュールは、互いに同期しないとともに、同期化モジュールによって結合されている。同期化モジュール（３０）は、２つの回路モジュール間で通信されるデータを記憶するための転送レジスタ（３１）と、第１および第２の回路モジュールからの各タイミング信号（Ｓｔ１，Ｓｔ２）に応じてレジスタを制御するための制御回路（３２）とを備え、制御回路は、転送レジスタ（３１）のための制御信号（ＣＲ）を生成する制御チェーンを備えている。制御チェーンは、少なくとも、制御信号の値に変化を生じさせるためのリピータ（３４）と、選択された１つのタイミング信号の変化が検出されるまで前記制御信号の値の変化を遅らせるための少なくとも１つのエッジ感知素子（３５）とを含んでいる。
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第１のクロック信号22に同期された入力信号24を第２のクロック信号26と整列させるシステムおよび方法である。本発明は、第３のクロック信号354を発生するメカニズム106と、この第３のクロック信号354にしたがって入力信号24をロードし、第２のクロック信号26にしたがって出力信号を読出す装置352とを備えている。例示的な実施形態において、本発明は、データ獲得クロック22に同期された検出器入力データ24を信号処理クロック26と整列させるためにセンサシステム350において使用される。レジスタ352は、入力データがサンプリングされる実際の時間と、そのサンプリングされたデータにおいて処理システム102がクロックする時間との間におけるデータ路転移段として動作する。 （もっと読む）