【課題】チップ内蔵メモリのビット不良がランダムなアドレスで発生することを利用して、チップ固有ＩＤを生成し、これを活用する手段を提供する。
【解決手段】外部からの認証要求を受けたコントローラ１０１は、可変電源回路１０２に対してメモリ１０３への供給電圧を通常動作時より低下させることを指示する。メモリ１０３への供給電圧が安定したら、コントローラ１０１はメモリＢＩＳＴ１０４に対してメモリテストを要求する。メモリテストの結果エラーが発生したアドレスを用いてコントローラ１０１は固有チップＩＤを作成し、認証要求の応答とする。 （もっと読む）

【課題】 冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供する。
【解決手段】 不揮発性半導体記憶装置のテスト方法は、ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、プロテクトフラグを含むページのデータを読み出し、データレジスタに転送するステップと、データレジスタに転送されたデータの内、プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、データレジスタ内の不良ビットを一括検知するステップと、データレジスタ内に不良ビットが検知された場合に、不良ブロックとして登録するステップとを具備する。 （もっと読む）

【課題】メモリを初期化するための初期化専用回路を設けることなくメモリを初期化することができ、メモリ中の機密データを完全に消去した後にのみ外部からメモリにアクセス可能な半導体集積回路を提供すること。
【解決手段】半導体集積回路は、機密データを格納するメモリと、メモリＢＩＳＴを実行するメモリＢＩＳＴ回路と、外部端子を介したメモリアイソレーションテスト用の経路とメモリＢＩＳＴ回路からの経路を切り替える第１のセレクタと、第１のセレクタからの出力の経路と通常回路からの経路を切り替え、出力がメモリに接続される第２のセレクタと、メモリからの出力の経路と擬似信号が入力される経路を切り替え、メモリＢＩＳＴ回路から出力される検査完了信号を選択信号とする第３のセレクタとを備える。この半導体集積回路では、メモリＢＩＳＴの実行によりメモリが初期化された後、メモリアイソレーションテスト用の経路を介して外部端子からメモリにアクセスされる。 （もっと読む）

【課題】機密データを格納するメモリに対して、メモリに格納されるデータの機密性を確保しつつ、メモリ不良時の解析を容易にする半導体集積回路およびその検査方法を提供する。
【解決手段】機密データを格納するメモリ100と、メモリのWrite/Read動作させる制御回路104と、メモリからの出力データを圧縮するデータ圧縮回路108と、データ圧縮回路から出力される信号を外部モニターできる外部端子110と、メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路109と、期待値比較回路から出力される比較結果の信号を外部モニターできる外部端子111と、メモリからの出力データをテストパスから取り込むことができるテスト回路101bとで構成される。 （もっと読む）

【解決手段】本発明は、時間測定のための電荷保持回路に関し、電荷保持回路は、その第１電極(21)がフローティングノード(F) に接続された少なくとも１つの第１容量性素子(C1)と、その第１電極(31)が前記フローティングノード(F) に接続された少なくとも１つの第２容量性素子(C2)と、前記フローティングノードに接続され、絶縁された制御ターミナルを有する少なくとも１つの第１トランジスタ(5) とを備え、第１容量性素子は誘電体スペーサ(23)を通したリークを有し、第２容量性素子は第１容量性素子のキャパシタンスより大きいキャパシタンスを有する。
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【解決手段】本発明は、その誘電体がリークを有する少なくとも１つの第１容量性素子(C1)と、その誘電体が第１容量性素子のキャパシタンスより大きいキャパシタンスを有する少なくとも１つの第２容量性素子(C2)とを備えた時間測定のための電荷保持電子回路であり、前記２つの素子は、残留電荷を測定するために、素子(5) に接続可能なフローティングノード(F) を構成する共通電極を有する前記電荷保持電子回路を制御する方法に関し、電荷保持期間が、第１容量性素子を介した充電又は放電によりプログラミング又は初期化される。
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【課題】不揮発デバイスを内蔵した半導体集積回路について、不揮発デバイスに実装したデータの機密性を保ちつつテストを行い、エラーがあった場合にエラー位置を特定することを可能とする。
【解決手段】チェック演算回路２５は、不揮発デバイス１０から読み出された機密情報データに対し、機密ＣＲＣデータ生成のための演算に相当する演算を実行する。比較回路２６は、チェック演算回路２５の演算結果と不揮発デバイス１０から読み出された機密ＣＲＣデータとの比較を行う。比較結果が不一致でありエラーが検出された場合、暗号処理回路４２は、機密情報データと機密ＣＲＣデータを秘密鍵レジスタ４１に格納された秘密鍵を用いて暗号化し、半導体集積回路外部に出力する。 （もっと読む）

【課題】 暗号用の鍵や個人情報などの秘匿データを内部に持つ半導体集積回路の検査において、高い秘匿性を維持しながらその検査を容易に行える半導体集積回路を提供する。
【解決手段】 秘匿データが格納された第１のＲＯＭ１０２と、該第１のＲＯＭ１０２と同じ内容のデータが格納された第２のＲＯＭ１０３と、前記第１，第２のＲＯＭ１０２，１０３にアクセスするためのアドレスを発生させるアドレス発生回器１０１と、第１，第２のＲOＭ１０２，１０３それぞれから読み出された第１，第２の秘匿データＳ１０３，Ｓ１０４を比較し、一致・不一致信号Ｓ１０５を、第１の外部端子１０５を介して当該半導体集積回路１００外部に出力する比較回路１０４と、を備える。 （もっと読む）

【課題】セキュリティ回路を備える半導体メモリに対して実行する全体機能テストのテストコストを低減させることを課題とする。
【解決手段】メモリ専用テスタ３０のバッファには、入力パターンデータＩＰと出力期待値データＥＰとが格納されている。読み出された入力パターンデータＩＰに含まれるアドレスは、半導体メモリ１０に転送され、セキュリティ回路１１においてデスクランブル処理される。デスクランブル処理されたアドレスは、アドレス変換回路１２においてメモリコア１３のチェックパターンＣＰが格納された領域を指定するアドレスに変換される。メモリコア１３から出力されたデータ（チェックパターンＣＰ）は、セキュリティ回路１１でスクランブル処理され、メモリ専用テスタ３０に転送される。メモリ専用テスタ３０では、期待値データＥＰ１と読み出されたデータとの間で比較処理が行われる。 （もっと読む）

【課題】耐タンパー性を維持したまま不良原因および不良箇所の絞り込みが可能となる半導体集積回路を提供する。
【解決手段】ＲＯＭ１０１のワード線単位で確定される領域１０６の複数に解析用のデータを予め用意しておき、ＲＯＭテスト用ＢＩＳＴ回路１０２に、ＲＯＭ１０１の不良解析時にＲＯＭ１０１から解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、フェイル結果（不一致の情報）に加えてＲＯＭの不良解析に必要な不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報（“１”ｏｒ“０”）を出力する機能を備えさせる。 （もっと読む）