半導体集積回路およびその検査方法
【課題】機密データを格納するメモリに対して、メモリに格納されるデータの機密性を確保しつつ、メモリ不良時の解析を容易にする半導体集積回路およびその検査方法を提供する。
【解決手段】機密データを格納するメモリ100と、メモリのWrite/Read動作させる制御回路104と、メモリからの出力データを圧縮するデータ圧縮回路108と、データ圧縮回路から出力される信号を外部モニターできる外部端子110と、メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路109と、期待値比較回路から出力される比較結果の信号を外部モニターできる外部端子111と、メモリからの出力データをテストパスから取り込むことができるテスト回路101bとで構成される。
【解決手段】機密データを格納するメモリ100と、メモリのWrite/Read動作させる制御回路104と、メモリからの出力データを圧縮するデータ圧縮回路108と、データ圧縮回路から出力される信号を外部モニターできる外部端子110と、メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路109と、期待値比較回路から出力される比較結果の信号を外部モニターできる外部端子111と、メモリからの出力データをテストパスから取り込むことができるテスト回路101bとで構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその検査方法に関する。
【背景技術】
【０００２】
従来の半導体集積回路のテスト手法は、機密データを格納するメモリと、前記メモリの検査時に前記メモリから読み出された機密データを検査用の鍵を用いて暗号化して出力する暗号手段と、を備えるものである。
【０００３】
また、機密データ自体を暗号化して読み出すことから、メモリ内の不良箇所の特定を行う場合、設計者は暗号手段の暗号アルゴリズムを知っているので、コンピュータ上のプログラムを用いてデータの復号を行うことで、メモリ内の不良箇所を特定することができる（例えば、特許文献１参照）。
【特許文献１】特開２００３−３０３５００号公報（第５頁、第一図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体集積回路のテスト手法にあっては、機密データを格納するメモリに対して、直接外部端子に出力することができない。その為、前記メモリからの出力データを暗号化させるテスト回路を追加することで対応している。しかし、前記メモリに対して、専用のテスト用回路が必要となる為、テスト回路の面積が増加してしまう。
【０００５】
また、機密データ自体を暗号化して読み出すことから、回路検証時には専用の検証環境を準備しなければならない。さらに、メモリ不良解析の際には、暗号アルゴリズムに対応した専用プログラムを開発しなければならず、開発工数を要してしまう。
【０００６】
本発明は、上記従来の事情に鑑みてなされたものであって、従来に比べ大幅な面積削減が可能となり、メモリの機密を確保することができる半導体集積回路およびその検査方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、機密データを格納するメモリと、前記メモリから出力される信号を取り込むテスト回路と、を備えることを特徴とする半導体集積回路である。
【０００８】
上記構成によれば、メモリからテストパスを介してテスト回路へ信号を供給することにより、テストパスを通過する信号を用いてテストを行うことができる。したがって、テスト回路への接続を変更するだけでよく、新規に回路追加することがない為、従来に比べ大幅な面積削減が可能となる。また、テスト回路から機密データを直接外部出力しない為、機密性を保持することができる。
【０００９】
また、本発明の半導体集積回路において、前記テスト回路は、前記メモリから出力される信号をテスト入力とするスキャンFFであり、前記スキャンFFは、入力される信号を順次転送するチェーン接続で構成されていることを特徴とする。
【００１０】
上記構成によれば、メモリから出力されるデータに基づいてテスト回路が正常に動作するかどうかを検査することによって、メモリの故障有無を確認することが可能となる。また、新規に回路追加することがない為、従来に比べ大幅な面積削減が可能となる。
【００１１】
また、本発明の半導体集積回路において、前記テスト回路は、スキャンFFのチェーン接続で構成されており、チェーン接続の最終段スキャンFFは、外部端子に信号を出力しないことを特徴とする。
【００１２】
上記構成によれば、メモリからの出力データをチェーン接続のスキャンFFに順次転送しても外部からモニターすることができない為、メモリの機密を保持することができる。
【００１３】
また、本発明の半導体集積回路は、前記メモリのWrite/Read動作をさせる制御回路と、前記メモリからの出力データを圧縮するデータ圧縮回路と、前記データ圧縮回路から出力される信号を外部モニターするための外部端子と、前記メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路と、前記期待値比較回路から出力される比較結果の信号を外部モニターするための外部端子と、を備えることを特徴とする。
【００１４】
上記構成によれば、テスト回路への接続を変更するだけでよく、新規に回路追加することがない為、従来に比べ大幅な面積削減が可能となる。
【００１５】
また、本発明は、機密データを格納するメモリを備える半導体集積回路の検査方法であって、前記メモリが正常時に出力する信号値を用いてテストパターンと故障リストを作成する工程と、前記メモリが故障時に出力する信号値を定義してテストパターンと故障リストを作成する工程と、前記故障リストから差分テーブルを作成する工程と、前記差分テーブルからテスト検出箇所がユニークになるようにテストパターンを圧縮する工程と、を有することを特徴とする半導体集積回路の検査方法である。
【００１６】
上記構成によれば、テストパターンから作成される正常・異常時の差分データを用いることで不良箇所を特定することができる。これにより、機密データを格納しているメモリに対してアクセスする時に出力される機密データに対して暗号化することなく、不良解析することが可能となる。
【００１７】
また、本発明の半導体集積回路の検査方法において、前記故障リストは、前記メモリと前記メモリを駆動する内部クロックで動作する順序回路間に存在する組み合わせ回路に対して作成されることを特徴とする。
【００１８】
上記構成によれば、生成されたテストパターンで、検出できる故障対象を限定することが可能となる。これにより、回路規模が増大することによって増大する故障対象数を削減することが可能であり、故障解析パターン生成を効率的に行うことが可能となる。
【００１９】
また、本発明の半導体集積回路の検査方法は、前記テストパターンを用いて前記メモリの良否判定および不良箇所情報を出力することを特徴とする。
【００２０】
上記構成によれば、メモリの良否判定および不良箇所情報を出力することにより、高精度な判定結果が得られ、効果的な解析が可能となる。
【発明の効果】
【００２１】
以上説明したように、本発明にかかる半導体集積回路およびその検査方法によれば、スキャンチェーンに接続する内容を変更するだけでよく、新規に回路追加することがない為、従来に比べ、大幅な面積削減が可能となる。また、機密データを直接外部出力しない為、機密保持的観点で問題とならない。
【発明を実施するための最良の形態】
【００２２】
（第1の実施形態）
本発明の第1の実施形態は、図面を参照しながら説明する。図1は、本発明の第1の実施形態を示す半導体集積回路を示すものである。図１において、本実施形態の半導体集積回路は、機密データを格納するメモリ100、スキャンFF101aおよび101b、メモリ100とスキャンFF101a間に存在する組み合わせ回路102、メモリ100およびスキャンFF101bで制御可能な組み合わせ回路103、メモリ100のWrite/Read制御回路104、メモリ100およびスキャンFF101aが動作する内部クロック信号105、メモリ100の出力データ信号106、メモリ100の正常時に出力されるデータ107、出力データ信号106の圧縮回路108、出力データ信号106と正常時に出力されるデータ107との比較回路109、圧縮回路108からの出力信号をモニターする外部端子110、比較回路109からの出力信号をモニターする外部端子111を備えている。
【００２３】
本実施形態では、検査時に、メモリ100から出力されるデータ106をスキャンFF101bのテストパス（メモリ100のDATAOUTからスキャンFF101bのDTまでのパス）へ供給するのみである。その為、メモリ100からスキャンチェーン（図２参照）への接続を変更するだけでよく、新規に回路追加することがないので、従来に比べ、テスト回路を大幅に削減することが可能となる。
【００２４】
（第2の実施形態）
本発明の第2の実施形態は、図面を参照しながら説明する。図2は、本発明の第2の実施形態を示す半導体集積回路を示すものである。図2において、本実施形態の半導体集積回路は、スキャンFF101bに接続されるスキャンFF200、最終段スキャンFF201を備えている。
【００２５】
メモリ100より出力されるデータがスキャンFF101b、スキャンFF200、最終段スキャンFF 201と順次転送される。これにより、メモリ100より出力されるデータによって組み合わせ回路103が正常に動作するかどうかを検査することによって、メモリ100の故障有無を確認することが可能となる。
【００２６】
すなわち、本実施形態は、SCANテストの原理を使っており、メモリ100のDATAOUTからの出力で組み合わせ回路103の論理が設定される。この時の組み合わせ回路103の可制御性によって故障有無を確認することが可能となる。
【００２７】
（第3の実施形態）
本発明の第3の実施形態は、図面を参照しながら説明する。図2は、本発明の第3の実施形態を示す半導体集積回路を示すものである。図2において、最終段スキャンFF201の出力は外部端子に接続されていない。これにより、メモリ100から出力データをスキャンFF101b、スキャンFF200、最終段スキャン201と順次転送しても外部からモニターすることができない為、機密保持的観点で問題とならない。
【００２８】
（第4の実施形態）
本発明の第4の実施形態は、図面を参照しながら説明する。図3は、本発明の第4の実施形態を示す故障解析パターン生成方法を示すものである。本実施形態の故障解析パターン生成方法は、正常データに基づくパターン生成を実施する工程S200、データ1に不良を定義してパターン生成を実施する工程S201、データNに不良を定義してパターン生成を実施する工程S202、工程S200および工程S201の故障リストから差分テーブルを作成する工程S203、工程S200および工程S202の故障リストから差分テーブルを作成する工程S204、工程S203および工程S204の差分テーブルからパターンマージを実施する工程S205を備えている。
【００２９】
なお、正常データは、メモリ100の内部に故障がない場合に出力されるデータであり、データ1およびデータNは、メモリ100の内部に故障がある場合に出力されるデータである。
【００３０】
工程S200、工程S201、工程S202で作成されるパターンから、正常・異常時の差分データを用いることで不良箇所を特定することができる。これにより、機密データを格納しているメモリ100に対してアクセスする時に出力される機密データに対して暗号化することなく、不良解析することが可能となる。
【００３１】
（第5の実施形態）
本発明の第5の実施形態は、図面を参照しながら説明する。図3は、本発明の第5の実施形態を示す故障解析パターン生成方法を示すものである。図3において、工程S200、工程S201、工程S202によって生成されるテストパターンで、検出できる故障対象を限定することが可能となる。これにより、回路規模が増大することによる故障対象数を削減することが可能であり、故障解析パターン生成を効率的に行なうことが可能となる。
【００３２】
（第6の実施形態）
本発明の第6の実施形態は、図面を参照しながら説明する。図4は、本発明の第6の実施形態を示す半導体集積回路の検査方法を示すものである。本実施形態の半導体集積回路の検査方法は、ロジックテストを実施する工程S100、メモリテストを実施する工程S101、生成されたパターンを用いた本手法テストを実施する工程S102を備えている。なお、ロジックテストには、SCANテスト、通常動作テストなどがあり、メモリテストには、チェッカー、マーチ、ポーズテストなどがある。
【００３３】
図４において、ロジックテストS100がFAILとなった場合、その半導体集積回路は不良品となる。また、メモリテストS101をPASSした場合は、その半導体集積回路は良品となる。
【００３４】
メモリテストS101がFAILの場合に、本実施形態の検査方法によるメモリ不良解析S102が行われる。そして、本手法テストS102をPASSした半導体集積回路の不良は、解析不可能を意味する。一方、本手法テストS102をFAILした半導体集積回路は、不良品かつ解析可能を意味する。
【００３５】
工程S100、工程S101の組み合わせによって故障対象の切り分け（メモリのどのビットで不良かを切り分ける）を行うことで、工程S102での判別を容易にできる。これにより、工程S102から高精度な判定結果が得られ、効果的な解析が可能となる。
【産業上の利用可能性】
【００３６】
本発明によれば、機密データを格納するメモリを内蔵した半導体集積回路において、前記メモリからの出力データをテストパスから取り込むことができるテスト回路は、スキャンテスト時における前記メモリ周辺の組み合わせ回路に対する可制御性向上、外部制御端子数の削減が可能となり、スキャンテスト時の使用端子数削減、故障検出率向上となりテストコスト削減として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態1に係る半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態２、３に係る半導体集積回路の構成を示すブロック図
【図３】本発明の実施の形態４、５に係る故障解析パターン生成システムのフロー図
【図４】本発明の実施の形態６に係る半導体集積回路の検査フロー図
【符号の説明】
【００３８】
100 機密データを格納するメモリ
101 スキャンFF
102 100と101間に存在する組み合わせ回路
103 100、101で制御可能なで組み合わせ回路
104 100のWrite/Read制御回路
105 100、101が動作する内部クロック信号
106 100の出力データ信号
107 100の正常時に出力されるデータ
108 106の圧縮回路
109 106、107の比較回路
110 108からの出力信号をモニターする外部端子
111 109からの出力信号をモニターする外部端子
200 101に接続されるスキャンFF
201 最終段スキャンFF
S100 ロジックテストを実施する工程
S101 メモリテストを実施する工程
S102 請求項3で生成されたパターンを用いたテストを実施する工程
S200 正常データに基づくパターン生成を実施する工程
S201 データ1に不良を定義してパターン生成を実施する工程
S202 データNに不良を定義してパターン生成を実施する工程
S203 S200、S201の故障リストから差分テーブルを作成する工程
S204 S200、S202の故障リストから差分テーブルを作成する工程
S205 S203、S204の差分テーブルからパターンマージを実施する工程
【技術分野】
【０００１】
本発明は、半導体集積回路およびその検査方法に関する。
【背景技術】
【０００２】
従来の半導体集積回路のテスト手法は、機密データを格納するメモリと、前記メモリの検査時に前記メモリから読み出された機密データを検査用の鍵を用いて暗号化して出力する暗号手段と、を備えるものである。
【０００３】
また、機密データ自体を暗号化して読み出すことから、メモリ内の不良箇所の特定を行う場合、設計者は暗号手段の暗号アルゴリズムを知っているので、コンピュータ上のプログラムを用いてデータの復号を行うことで、メモリ内の不良箇所を特定することができる（例えば、特許文献１参照）。
【特許文献１】特開２００３−３０３５００号公報（第５頁、第一図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体集積回路のテスト手法にあっては、機密データを格納するメモリに対して、直接外部端子に出力することができない。その為、前記メモリからの出力データを暗号化させるテスト回路を追加することで対応している。しかし、前記メモリに対して、専用のテスト用回路が必要となる為、テスト回路の面積が増加してしまう。
【０００５】
また、機密データ自体を暗号化して読み出すことから、回路検証時には専用の検証環境を準備しなければならない。さらに、メモリ不良解析の際には、暗号アルゴリズムに対応した専用プログラムを開発しなければならず、開発工数を要してしまう。
【０００６】
本発明は、上記従来の事情に鑑みてなされたものであって、従来に比べ大幅な面積削減が可能となり、メモリの機密を確保することができる半導体集積回路およびその検査方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、機密データを格納するメモリと、前記メモリから出力される信号を取り込むテスト回路と、を備えることを特徴とする半導体集積回路である。
【０００８】
上記構成によれば、メモリからテストパスを介してテスト回路へ信号を供給することにより、テストパスを通過する信号を用いてテストを行うことができる。したがって、テスト回路への接続を変更するだけでよく、新規に回路追加することがない為、従来に比べ大幅な面積削減が可能となる。また、テスト回路から機密データを直接外部出力しない為、機密性を保持することができる。
【０００９】
また、本発明の半導体集積回路において、前記テスト回路は、前記メモリから出力される信号をテスト入力とするスキャンFFであり、前記スキャンFFは、入力される信号を順次転送するチェーン接続で構成されていることを特徴とする。
【００１０】
上記構成によれば、メモリから出力されるデータに基づいてテスト回路が正常に動作するかどうかを検査することによって、メモリの故障有無を確認することが可能となる。また、新規に回路追加することがない為、従来に比べ大幅な面積削減が可能となる。
【００１１】
また、本発明の半導体集積回路において、前記テスト回路は、スキャンFFのチェーン接続で構成されており、チェーン接続の最終段スキャンFFは、外部端子に信号を出力しないことを特徴とする。
【００１２】
上記構成によれば、メモリからの出力データをチェーン接続のスキャンFFに順次転送しても外部からモニターすることができない為、メモリの機密を保持することができる。
【００１３】
また、本発明の半導体集積回路は、前記メモリのWrite/Read動作をさせる制御回路と、前記メモリからの出力データを圧縮するデータ圧縮回路と、前記データ圧縮回路から出力される信号を外部モニターするための外部端子と、前記メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路と、前記期待値比較回路から出力される比較結果の信号を外部モニターするための外部端子と、を備えることを特徴とする。
【００１４】
上記構成によれば、テスト回路への接続を変更するだけでよく、新規に回路追加することがない為、従来に比べ大幅な面積削減が可能となる。
【００１５】
また、本発明は、機密データを格納するメモリを備える半導体集積回路の検査方法であって、前記メモリが正常時に出力する信号値を用いてテストパターンと故障リストを作成する工程と、前記メモリが故障時に出力する信号値を定義してテストパターンと故障リストを作成する工程と、前記故障リストから差分テーブルを作成する工程と、前記差分テーブルからテスト検出箇所がユニークになるようにテストパターンを圧縮する工程と、を有することを特徴とする半導体集積回路の検査方法である。
【００１６】
上記構成によれば、テストパターンから作成される正常・異常時の差分データを用いることで不良箇所を特定することができる。これにより、機密データを格納しているメモリに対してアクセスする時に出力される機密データに対して暗号化することなく、不良解析することが可能となる。
【００１７】
また、本発明の半導体集積回路の検査方法において、前記故障リストは、前記メモリと前記メモリを駆動する内部クロックで動作する順序回路間に存在する組み合わせ回路に対して作成されることを特徴とする。
【００１８】
上記構成によれば、生成されたテストパターンで、検出できる故障対象を限定することが可能となる。これにより、回路規模が増大することによって増大する故障対象数を削減することが可能であり、故障解析パターン生成を効率的に行うことが可能となる。
【００１９】
また、本発明の半導体集積回路の検査方法は、前記テストパターンを用いて前記メモリの良否判定および不良箇所情報を出力することを特徴とする。
【００２０】
上記構成によれば、メモリの良否判定および不良箇所情報を出力することにより、高精度な判定結果が得られ、効果的な解析が可能となる。
【発明の効果】
【００２１】
以上説明したように、本発明にかかる半導体集積回路およびその検査方法によれば、スキャンチェーンに接続する内容を変更するだけでよく、新規に回路追加することがない為、従来に比べ、大幅な面積削減が可能となる。また、機密データを直接外部出力しない為、機密保持的観点で問題とならない。
【発明を実施するための最良の形態】
【００２２】
（第1の実施形態）
本発明の第1の実施形態は、図面を参照しながら説明する。図1は、本発明の第1の実施形態を示す半導体集積回路を示すものである。図１において、本実施形態の半導体集積回路は、機密データを格納するメモリ100、スキャンFF101aおよび101b、メモリ100とスキャンFF101a間に存在する組み合わせ回路102、メモリ100およびスキャンFF101bで制御可能な組み合わせ回路103、メモリ100のWrite/Read制御回路104、メモリ100およびスキャンFF101aが動作する内部クロック信号105、メモリ100の出力データ信号106、メモリ100の正常時に出力されるデータ107、出力データ信号106の圧縮回路108、出力データ信号106と正常時に出力されるデータ107との比較回路109、圧縮回路108からの出力信号をモニターする外部端子110、比較回路109からの出力信号をモニターする外部端子111を備えている。
【００２３】
本実施形態では、検査時に、メモリ100から出力されるデータ106をスキャンFF101bのテストパス（メモリ100のDATAOUTからスキャンFF101bのDTまでのパス）へ供給するのみである。その為、メモリ100からスキャンチェーン（図２参照）への接続を変更するだけでよく、新規に回路追加することがないので、従来に比べ、テスト回路を大幅に削減することが可能となる。
【００２４】
（第2の実施形態）
本発明の第2の実施形態は、図面を参照しながら説明する。図2は、本発明の第2の実施形態を示す半導体集積回路を示すものである。図2において、本実施形態の半導体集積回路は、スキャンFF101bに接続されるスキャンFF200、最終段スキャンFF201を備えている。
【００２５】
メモリ100より出力されるデータがスキャンFF101b、スキャンFF200、最終段スキャンFF 201と順次転送される。これにより、メモリ100より出力されるデータによって組み合わせ回路103が正常に動作するかどうかを検査することによって、メモリ100の故障有無を確認することが可能となる。
【００２６】
すなわち、本実施形態は、SCANテストの原理を使っており、メモリ100のDATAOUTからの出力で組み合わせ回路103の論理が設定される。この時の組み合わせ回路103の可制御性によって故障有無を確認することが可能となる。
【００２７】
（第3の実施形態）
本発明の第3の実施形態は、図面を参照しながら説明する。図2は、本発明の第3の実施形態を示す半導体集積回路を示すものである。図2において、最終段スキャンFF201の出力は外部端子に接続されていない。これにより、メモリ100から出力データをスキャンFF101b、スキャンFF200、最終段スキャン201と順次転送しても外部からモニターすることができない為、機密保持的観点で問題とならない。
【００２８】
（第4の実施形態）
本発明の第4の実施形態は、図面を参照しながら説明する。図3は、本発明の第4の実施形態を示す故障解析パターン生成方法を示すものである。本実施形態の故障解析パターン生成方法は、正常データに基づくパターン生成を実施する工程S200、データ1に不良を定義してパターン生成を実施する工程S201、データNに不良を定義してパターン生成を実施する工程S202、工程S200および工程S201の故障リストから差分テーブルを作成する工程S203、工程S200および工程S202の故障リストから差分テーブルを作成する工程S204、工程S203および工程S204の差分テーブルからパターンマージを実施する工程S205を備えている。
【００２９】
なお、正常データは、メモリ100の内部に故障がない場合に出力されるデータであり、データ1およびデータNは、メモリ100の内部に故障がある場合に出力されるデータである。
【００３０】
工程S200、工程S201、工程S202で作成されるパターンから、正常・異常時の差分データを用いることで不良箇所を特定することができる。これにより、機密データを格納しているメモリ100に対してアクセスする時に出力される機密データに対して暗号化することなく、不良解析することが可能となる。
【００３１】
（第5の実施形態）
本発明の第5の実施形態は、図面を参照しながら説明する。図3は、本発明の第5の実施形態を示す故障解析パターン生成方法を示すものである。図3において、工程S200、工程S201、工程S202によって生成されるテストパターンで、検出できる故障対象を限定することが可能となる。これにより、回路規模が増大することによる故障対象数を削減することが可能であり、故障解析パターン生成を効率的に行なうことが可能となる。
【００３２】
（第6の実施形態）
本発明の第6の実施形態は、図面を参照しながら説明する。図4は、本発明の第6の実施形態を示す半導体集積回路の検査方法を示すものである。本実施形態の半導体集積回路の検査方法は、ロジックテストを実施する工程S100、メモリテストを実施する工程S101、生成されたパターンを用いた本手法テストを実施する工程S102を備えている。なお、ロジックテストには、SCANテスト、通常動作テストなどがあり、メモリテストには、チェッカー、マーチ、ポーズテストなどがある。
【００３３】
図４において、ロジックテストS100がFAILとなった場合、その半導体集積回路は不良品となる。また、メモリテストS101をPASSした場合は、その半導体集積回路は良品となる。
【００３４】
メモリテストS101がFAILの場合に、本実施形態の検査方法によるメモリ不良解析S102が行われる。そして、本手法テストS102をPASSした半導体集積回路の不良は、解析不可能を意味する。一方、本手法テストS102をFAILした半導体集積回路は、不良品かつ解析可能を意味する。
【００３５】
工程S100、工程S101の組み合わせによって故障対象の切り分け（メモリのどのビットで不良かを切り分ける）を行うことで、工程S102での判別を容易にできる。これにより、工程S102から高精度な判定結果が得られ、効果的な解析が可能となる。
【産業上の利用可能性】
【００３６】
本発明によれば、機密データを格納するメモリを内蔵した半導体集積回路において、前記メモリからの出力データをテストパスから取り込むことができるテスト回路は、スキャンテスト時における前記メモリ周辺の組み合わせ回路に対する可制御性向上、外部制御端子数の削減が可能となり、スキャンテスト時の使用端子数削減、故障検出率向上となりテストコスト削減として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態1に係る半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態２、３に係る半導体集積回路の構成を示すブロック図
【図３】本発明の実施の形態４、５に係る故障解析パターン生成システムのフロー図
【図４】本発明の実施の形態６に係る半導体集積回路の検査フロー図
【符号の説明】
【００３８】
100 機密データを格納するメモリ
101 スキャンFF
102 100と101間に存在する組み合わせ回路
103 100、101で制御可能なで組み合わせ回路
104 100のWrite/Read制御回路
105 100、101が動作する内部クロック信号
106 100の出力データ信号
107 100の正常時に出力されるデータ
108 106の圧縮回路
109 106、107の比較回路
110 108からの出力信号をモニターする外部端子
111 109からの出力信号をモニターする外部端子
200 101に接続されるスキャンFF
201 最終段スキャンFF
S100 ロジックテストを実施する工程
S101 メモリテストを実施する工程
S102 請求項3で生成されたパターンを用いたテストを実施する工程
S200 正常データに基づくパターン生成を実施する工程
S201 データ1に不良を定義してパターン生成を実施する工程
S202 データNに不良を定義してパターン生成を実施する工程
S203 S200、S201の故障リストから差分テーブルを作成する工程
S204 S200、S202の故障リストから差分テーブルを作成する工程
S205 S203、S204の差分テーブルからパターンマージを実施する工程
【特許請求の範囲】
【請求項１】
機密データを格納するメモリと、
前記メモリから出力される信号を、テストパスを介して取り込むテスト回路と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記テスト回路は、前記メモリから出力される信号をテスト入力とするスキャンFFであり、
前記スキャンFFは、入力される信号を順次転送するチェーン接続で構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記テスト回路は、スキャンFFのチェーン接続で構成されており、
チェーン接続の最終段スキャンFFは、外部端子に信号を出力しないことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記メモリのWrite/Read動作をさせる制御回路と、
前記メモリからの出力データを圧縮するデータ圧縮回路と、
前記データ圧縮回路から出力される信号を外部モニターするための外部端子と、
前記メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路と、
前記期待値比較回路から出力される比較結果の信号を外部モニターするための外部端子と、を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
機密データを格納するメモリを備える半導体集積回路の検査方法であって、
前記メモリが正常時に出力する信号値を用いてテストパターンと故障リストを作成する工程と、
前記メモリが故障時に出力する信号値を定義してテストパターンと故障リストを作成する工程と、
前記故障リストから差分テーブルを作成する工程と、
前記差分テーブルからテスト検出箇所がユニークになるようにテストパターンを圧縮する工程と、を有することを特徴とする半導体集積回路の検査方法。
【請求項６】
前記故障リストは、前記メモリと前記メモリを駆動する内部クロックで動作する順序回路間に存在する組み合わせ回路に対して作成されることを特徴とする請求項５記載の半導体集積回路の検査方法。
【請求項７】
前記テストパターンを用いて前記メモリの良否判定および不良箇所情報を出力することを特徴とする請求項５記載の半導体集積回路の検査方法。
【請求項１】
機密データを格納するメモリと、
前記メモリから出力される信号を、テストパスを介して取り込むテスト回路と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記テスト回路は、前記メモリから出力される信号をテスト入力とするスキャンFFであり、
前記スキャンFFは、入力される信号を順次転送するチェーン接続で構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記テスト回路は、スキャンFFのチェーン接続で構成されており、
チェーン接続の最終段スキャンFFは、外部端子に信号を出力しないことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記メモリのWrite/Read動作をさせる制御回路と、
前記メモリからの出力データを圧縮するデータ圧縮回路と、
前記データ圧縮回路から出力される信号を外部モニターするための外部端子と、
前記メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路と、
前記期待値比較回路から出力される比較結果の信号を外部モニターするための外部端子と、を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
機密データを格納するメモリを備える半導体集積回路の検査方法であって、
前記メモリが正常時に出力する信号値を用いてテストパターンと故障リストを作成する工程と、
前記メモリが故障時に出力する信号値を定義してテストパターンと故障リストを作成する工程と、
前記故障リストから差分テーブルを作成する工程と、
前記差分テーブルからテスト検出箇所がユニークになるようにテストパターンを圧縮する工程と、を有することを特徴とする半導体集積回路の検査方法。
【請求項６】
前記故障リストは、前記メモリと前記メモリを駆動する内部クロックで動作する順序回路間に存在する組み合わせ回路に対して作成されることを特徴とする請求項５記載の半導体集積回路の検査方法。
【請求項７】
前記テストパターンを用いて前記メモリの良否判定および不良箇所情報を出力することを特徴とする請求項５記載の半導体集積回路の検査方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−２３４７８２（Ｐ２００８−２３４７８２Ａ）
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願番号】特願２００７−７５２１６（Ｐ２００７−７５２１６）
【出願日】平成１９年３月２２日（２００７．３．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願日】平成１９年３月２２日（２００７．３．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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