【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】半導体記憶装置において未使用ビットが存在すると、本来不要であるデータによって、消費電流が増加する問題が存在する。そのため、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路が望まれる。
【解決手段】図１に示すドライバ回路は、半導体記憶装置に書き込むデータを構成する複数のビットのうち、半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えている。 （もっと読む）

【課題】回路規模を抑え、複雑な制御を必要とせずに、データストローブ信号がハイインピーダンス状態にある場合に内部にリードデータ信号の誤取り込みを防止して、安定的にメモリからデータを読み出すことが可能なメモリインターフェース回路を提供すること。
【解決手段】ＤＱＳ信号が伝播するＤＱＳ線ＤＱＳＬをローレベルにクランプするクランプ回路１１と、リードイネーブル信号ＲＥＮに応じて、ＤＱＳ線ＤＱＳＬを介して入力されるＤＱＳ信号の論理レベルの検出を開始するアンド回路１０とを備え、クランプ回路１１を設けることにより、読み出し動作において、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。よって、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態に維持されることはなく、ノイズ等によりＤＱＳ線ＤＱＳＬに生じる不測のエッジを検出することはない。ＤＱＳ信号を誤検出することはなく、誤ったＤＱ信号を取り込む恐れがない。 （もっと読む）

【課題】供給先回路の電流消費量によらず、内部電圧を短時間で安定化させる。
【解決手段】半導体装置１０は、外部電位ＶＤＤを降圧することによって内部電圧ＶＰＥＲＤを生成し、電源配線Ｌ１へ供給するＶＰＥＲＤ生成回路２ａと、接地電圧が供給される接地配線と電源配線Ｌ１との間に接続されたスイッチ５２と、スイッチ５２の開閉制御を行うワンショット信号生成部５１とを備え、ワンショット信号生成部５１は、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの開始と同期してスイッチ５２を導通させる。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】電流量制御信号ＯＶＤＲの非活性化を開始した直後の第２の電圧Ｖ_２のオーバーシュート又はアンダーシュートを抑制する。
【解決手段】半導体装置１は、カレントミラーで構成されたオペアンプ６１を含み、第１の電圧Ｖ_１から第２の電圧Ｖ_２を生成するレギュレータ６と、電流量制御信号ＯＶＤＲを生成し、電流量制御信号ＯＶＤＲの第１の遷移によってカレントミラーが流す電流を増大させ、電流量制御信号ＯＶＤＲの第２の遷移によってカレントミラーが流す電流を減少させる制御回路８と、を備え、制御回路８は、第２の遷移に関連する電流量制御信号ＯＶＤＲの第２のスルーレートを、第１の遷移に関連する電流量制御信号ＯＶＤＲの第１のスルーレートよりも小さくするスルーレート処理部８０を含む。 （もっと読む）

【課題】容量素子の値をより小さくして、チップサイズの増大を抑制する。
【解決手段】差動対（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）で構成される入力段回路と、差動対のそれぞれ負荷となる２つのカレントミラー回路（ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＰＭＯＳトランジスタＭＰ３、ＭＰ４）と、少なくとも一方のカレントミラー回路で駆動されるソース接地の出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）と、出力トランジスタのドレイン・ゲート間に接続され、抵抗素子（Ｒ１）と容量素子（Ｃ１）との直列接続からなる位相補償回路と、を備え、出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）は、入力段回路およびカレントミラー回路を構成するトランジスタよりもサイズが大きい。 （もっと読む）

【課題】複数の信号を並列に、かつ、最小限の数の伝送線を用いて、低消費電力でノイズの影響を受けずに高速に伝送する半導体装置を提供する。
【解決手段】複数の第１のドライバと複数のレシーバとの間で小振幅信号を伝送する第１の伝送線と、複数のレシーバに共通に接続される基準信号を伝送する第２の伝送線と、第１のドライバが小振幅信号を出力するインピーダンスより高インピーダンスで基準信号を出力する第２のドライバとを備え、第２の伝送線を第１のドライバの電源に接続された小振幅信号が有する第１と第２の電位に対応する複数の電源線の間に配置し、複数の第１の伝送線は、それぞれ第１と第２の電源線の間に配置されることなく、互いに隣接して配置される。 （もっと読む）

【課題】電流消耗を減らすオン・ダイ・ターミネーション（ＯＤＴ）構造を有する半導体装置及びそのターミネーション方法を提供する。
【解決手段】基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、データ入出力パッドのターミネーション抵抗値は、キャリブレーション端子の抵抗値より大きい半導体装置である。 （もっと読む）

【課題】半導体装置側において自動的にキャリブレーション動作を行う。
【解決手段】出力バッファ７１のインピーダンスを調整するキャリブレーション回路１００と、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション回路１００を活性化させるキャリブレーション起動回路２００とを備える。本発明によれば、コントローラ側からキャリブレーションコマンドを発行することなく、半導体装置側にて自動的にキャリブレーション動作を行うことが可能となる。しかも、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション動作を行っていることから、定期的なキャリブレーション動作が確保されるとともに、キャリブレーション動作中にコントローラからリード動作やライト動作を要求されることもない。 （もっと読む）

【課題】電源投入時における半導体記憶装置の動作を安定させる。
【解決手段】半導体記憶装置の内部電圧調整回路１００は、電源が投入されてからＲＥＳＥＴＢ信号が非活性化されるまでの期間を第１〜第３期間に分けて処理する。第１の期間においては、周辺回路電圧ＶＰＥＲを最低値に安定させ消費電力を抑制する。電源電圧が安定した第２期間においては周辺回路電圧ＶＰＥＲを最高値に設定して、ヒューズ回路１０６から安定的にＡＦ値を読み出す。読み出し後の第３の期間においては、周辺回路電圧ＶＰＥＲを最低値に戻し、消費電力を抑制する。ＲＥＳＥＴＢ信号が非活性化されると、読み出したＡＦ値に基づいて周辺回路電圧ＶＰＥＲを設定する。 （もっと読む）

【課題】 リフレッシュ要求の生成周期を切り替える半導体メモリにおいて、消費電力を削減する。
【解決手段】 リフレッシュタイマは、ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じてリフレッシュ要求信号の生成周期を変更する。温度比較回路は、温度検出回路により検出されたチップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、最大温度の検出を示す検出信号を出力する。リフレッシュ制御回路は、検出信号を受ける毎に、リフレッシュ要求信号の生成周期を短くするために周期制御信号の値を変更し、チップ温度が低下したときに周期制御信号の値を維持する。これにより、リフレッシュ要求信号の生成周期の切り替えの頻度を下げることができ、切り替えに必要な消費電力を削減できる。 （もっと読む）

【課題】セルフリフレッシュ・モードのためのメモリ・デバイス制御を提供する。
【解決手段】メモリ回路において、メモリ・コントローラがパワーダウンおよびパワーオフされている間、ＤＤＲ３ ＲＤＩＭＭなどのメモリ・デバイスがセルフリフレッシュ・モードで安全に動作することを保証するために、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）入力が、（ｉ）メモリ・コントローラによって印加されたＣＫＥ信号と、（ｉｉ）パワー・モジュールによって供給された終端電圧の両方に接続される。メモリ・コントローラをパワーダウンするために、メモリ・コントローラはＣＫＥ信号をローに駆動し、パワー・モジュールは終端電圧をローに駆動し、パワー・モジュールはメモリ・コントローラをパワーダウンする。通常の動作を再開するために、パワー・モジュールはメモリ・コントローラをパワーアップし、メモリ・コントローラはＣＫＥ信号をローに駆動し、パワー・モジュールは、終端電圧をパワーアップする。 （もっと読む）

【課題】適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供する。
【解決手段】トリガ生成回路１０４は、トリガ信号を出力する。遅延回路１１０は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ１０６は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路１０７は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ１０８は、判定されたレインテンシを保持する。ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保持されたレインテンシに基づき、外部にＷＡＩＴ信号を出力する。 （もっと読む）

【課題】メモリ回路、システム、及び、その操作方法を提供する。
【解決手段】メモリ回路は、少なくとも一つのメモリセルを有し、電荷の方式でデータを保存する。メモリセルはワードラインとビットラインに結合される。メモリ回路は、ビットライン参照電圧VBL_ref をビットラインに提供する手段を含み、ビットライン参照電圧VBL_refの電源電圧VDDに対するVBL_ref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。 （もっと読む）

【課題】出力ドライバ回路の提供
【解決手段】プルアップコード信号、プルダウンコード信号、プリドライバ選択信号及びリード制御信号を受信してプルアップ制御信号及びプルダウン制御信号を生成するプリドライバ制御信号生成部と、前記プルアップ制御信号及び前記プルダウン制御信号に応答して駆動され、内部データを受信してプルアップ駆動信号及びプルダウン駆動信号を駆動するプリドライバと、前記プルアップ駆動信号及び前記プルダウン駆動信号を受信して、ＤＱパッドに出力される出力データを駆動するドライバと、を含んでなり、前記プルアップ制御信号及び前記プルダウン制御信号は、リード動作区間で前記プリドライバが選択され、既設定された前記コード信号の組合せが入力される場合にイネーブルされる構成とした。 （もっと読む）

【課題】オープンビット線方式のアレイ構成において端メモリマットを小型のサイズで構成し面積効率の向上が可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置はオープンビット線方式を採用し、ビット線延伸方向に並んで配置された複数の通常メモリマット１０と、複数の通常メモリマットのビット線延伸方向の両端に配置された２つのダミーマット１１と、通常メモリマット１０の間、及び通常メモリマット１０とダミーマット１１の間に配置された複数のセンスアンプ列１２を備えている。通常メモリマット１０は複数のメモリセルにより構成され、ダミーマット１１は複数のダミーセルにより構成される。ダミーマット１１の各ビット線には、通常メモリマット１０の各ビット線のメモリセルの個数よりも少ない第１の所定数のダミーセルが配置されるので、ダミーマットを通常メモリマットより小さいサイズで構成し面積効率を高めることができる。 （もっと読む）

【課題】半導体装置において、内部電源電圧を安定供給する。
【解決手段】本発明は、基準電圧のレベルに対応するクロック情報を有する第１クロック信号と内部電源電圧のレベルに対応するクロック情報を有する第２クロック信号とを比較するためのクロック比較手段２１０と、該クロック比較手段２１０の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段２３０と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段２５０を備える内部電源電圧生成回路を提供する。 （もっと読む）

【課題】 本発明は、所定の遅延時間を設定可能な可変遅延回路を提供することを目的とする。
【解決手段】 可変遅延回路は、第１遅延回路６、第２遅延回路７、検出回路８、および選択回路９を備えている。第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。第２遅延回路７は、第１遅延段６ａと同一の複数の第２遅延段７ａを縦続接続して構成されており、第１タイミング信号を初段で受けている。検出回路８は、第２タイミング信号を受け、各第２遅延段７ａから出力される遅延タイミング信号のうち、第２タイミング信号の遷移エッジに隣接する遷移エッジを有する遅延タイミング信号を求める。選択回路９は、検出回路８が求めた遅延タイミング信号を出力する第２遅延段に対応する第１遅延段から出力される遅延信号を選択する。 （もっと読む）

【課題】データ入出力パッド１３の終端抵抗と終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド１４とを備えた同期式メモリチップを多ランク搭載した多ランクメモリモジュールにおいて、メモリモジュールに設けた終端抵抗制御（ＯＤＴ）端子の数より、ランクの数のほうが大きい場合においても、内蔵終端抵抗を用いて、高速動作を可能にする。
【解決手段】モジュール基板８上のデータバス１９とデータ入出力パッド１３との配線の長さが長いメモリチップ１２の終端抵抗制御パッド１４を、終端抵抗制御配線１８、２１に接続し、ＯＤＴ端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバス１９とデータ入出力パッド１３との配線の長さが短いメモリチップ１１の終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位２０に接続する。 （もっと読む）