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国際特許分類[G02F1/1362]の内容

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各表示素子について、2つの信号線(S1)および信号線(S2)を設ける。そして、素子容量(Cp)を構成する一方の電極(4)をスイッチング素子(TFT1)を介して信号線(S1)に接続し、他方の電極(5)をスイッチング素子(TFT2)を介して信号線(S2)に接続する。また、スイッチング素子(TFT1)および(TFT2)のゲート電極を、共通の走査線(G)に接続する。これにより、耐圧が限られたTFTを用いる場合でも、素子容量に印加する駆動電圧を増大させることができる。 (もっと読む)


【課題】 共通電極配線の低抵抗化を図る。
【解決手段】 一対の基板と、前記一対の基板のうちの一方の基板上の表示領域に形成される複数のアクティブ素子と、前記一方の基板上に行方向に形成され行方向のそれぞれのアクティブ素子に走査信号を印加する複数の走査信号線と、前記一方の基板上に列方向に配列されたドレイン信号線を介して映像信号が印加される画素電極と、前記一方の基板上に行方向に配列されている共通電極信号線とを有する液晶表示装置において、前記各共通電極信号線は、その両端部が共通電極配線によって接続されると共に、前記共通電極信号線の一端に接続された共通電極配線と他端に接続された共通電極配線で配線層数が異なる。 (もっと読む)


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