【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな駆動方法を提供する。また、新たな駆動方法により、メモリ素子への書き込み電位のばらつきを低減し、信頼性を向上させる。
【解決手段】半導体装置の駆動方法において、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う。つまり、正しい電位で書き込みが行われたか確認しながら書き込みを行うことで、信頼性の高い書き込みを行うことが可能である。 （もっと読む）

【課題】メモリセルの保持データが多値化された場合であっても正確なデータを保持することが可能なメモリセルを有する半導体装置を供給すること。
【解決手段】半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。 （もっと読む）

【課題】酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷の保持を行う半導体装置に記憶された情報の経時変化を抑制すること。
【解決手段】書き込み期間と保持期間の間に、トランジスタのゲートに強い負電位を与える期間（反転期間）を設ける。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶された情報の経時変化を抑制することが可能である。 （もっと読む）

【課題】 マルチビットに対応した書込み動作のマージンを改善した１−トランジスタ型ＤＲＡＭの駆動方法を提供する。
【解決手段】 ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせてデータを保持する第１ホールド区間、ワードラインが活性化され、ソースラインはグラウンド電圧に転移され、ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されてＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、ワードラインの電圧が負の電圧に転移されてバイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、およびバイポーラトランジスタ動作区間の後、ソースラインとビットラインがプリチャージされてデータを保持する第２ホールド区間とを含むことによって、ビットラインに印加されたレベルに該当するビットのデータの書込みを行う。 （もっと読む）

本発明は、記憶素子（１０５）に結合された第１及び第２のノードをそれぞれ有し、互いに並列に配置された第１のゲート用トランジスタ（１０１）及び第２のゲート用トランジスタ（１０３）を具える多値メモリセル（１１１）と、前記第１のゲート用トランジスタ及び第２のゲート用トランジスタのそれぞれの第３のノード及び第４のノードに結合され、前記多値メモリセル（１１１）の記憶電圧を検出する検出回路（１１３、１１５）とを具えるデジタルメモリ装置及びシステム、並びにデジタルメモリ装置の動作方法を提供する。実施例では、第１及び第２のゲート用トランジスタ（１０１、１０３）を互いに異なるしきい値電圧レベルで駆動されるように構成する。
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【課題】開放形ビットライン構造を有するマルチレベル動的メモリ装置を提供する。
【解決手段】マルチレベル動的メモリ装置は、複数のワードライン、開放形の複数のビットライン、複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、各ワードラインと各ビットラインと接続され、少なくとも２ビット以上のデータを保存する複数のメモリセル、及び複数のセンスアンプ部であって、前記複数のセンスアンプ部の各センスアンプ部が、両側に位置した前記ビットライン間の電圧差を増幅する複数のセンスアンプ部を備える。 （もっと読む）

【課題】マルチレベル動的メモリ装置を提供すること。
【解決手段】マルチレベル動的メモリ装置は、メインビットライン対とサブビットライン対とに分割されたビットライン対と、メインビットライン対間に接続された第１センスアンプと、サブビットライン対との間に接続された第２センスアンプと、メインビットライン対とサブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、第１及び第２カップリングキャパシタとにそれぞれ並列接続され、制御電圧信号によりキャパシタンスが調節される第１及び第２補正キャパシタと、を備える。 （もっと読む）

少なくとも２つの記憶素子を有するメモリ装置のメモリ記憶容量を増やす方法において、前記各記憶素子に対してデータ値を対応付ける目的でその公称値を用いることが可能な少なくとも１つの識別可能な物理特性が、各記憶素子に対応付けられる。記憶素子と、任意の時間における当該記憶素子の実際値とに対応付けられた、１つ以上の物理特性の各公称値に関する少なくとも２つの記憶素子の差異が、追加の記憶容量を提供するために用いられる。 （もっと読む）

【課題】１Ｖの電源下で、Ｈ，Ｍ，Ｌレベルの３値の信号をメモリセルに記憶させても適正に読み出しを行うことができるセンスアンプ回路を提供する。
【解決手段】メモリセルに接続されたビット線の電位を増幅する増幅部と、ビット線がリセット電位にされた時に増幅部で増幅された電位を第一のサンプリングパルスにより第一のキャパシタに蓄積する第一のサンプリング保持部と、メモリセルによりビット線が読出し電位にされた時に増幅部で増幅された電位を第二のサンプリングパルスにより第二のキャパシタに蓄積する第二のサンプリング保持部と、第一及び第二のキャパシタに保持されている電位差を検出してラッチするラッチ回路とを有するセンスアンプ回路をＨレベル検出用とＬレベル検出用に備えた３値メモリ回路。 （もっと読む）