半導体装置の駆動方法
【課題】酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷の保持を行う半導体装置に記憶された情報の経時変化を抑制すること。
【解決手段】書き込み期間と保持期間の間に、トランジスタのゲートに強い負電位を与える期間（反転期間）を設ける。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶された情報の経時変化を抑制することが可能である。
【解決手段】書き込み期間と保持期間の間に、トランジスタのゲートに強い負電位を与える期間（反転期間）を設ける。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶された情報の経時変化を抑制することが可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを用いて構成される半導体装置の駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択して容量素子に電荷を蓄積することで、データを記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、データを読み出すと容量素子の電荷は失われるため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲートとチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、データの書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置が開発されている。当該半導体装置は、オフ状態における電流値を著しく低減することが可能な、チャネル領域が酸化物半導体層によって形成されるトランジスタを活用した半導体装置である。具体的には、当該半導体装置においては、当該トランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する。そして、当該トランジスタをオフ状態にすることで、当該ノードに保持された電荷を長期にわたって保持することが可能な半導体装置である。
【００１１】
ところで、酸化物半導体層によってチャネル領域が形成されるトランジスタは、ゲートが固定電位を供給する配線に電気的に接続された後であってもゲートに電流（過渡電流）が生じることがある。具体的には、当該トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインがゲートに与えられる電位よりも高電位である状態において、ゲートに過渡電流を生じることがある。すなわち、当該トランジスタがオフ状態（チャネル領域が形成されない状態）にあり且つ当該トランジスタのドレインからゲートに向けて電界が発生した状態において、ゲートに過渡電流を生じることがある。なお、当該過渡電流の値は、経時的に低下する。
【００１２】
当該過渡電流は、当該トランジスタのドレインから酸化物半導体層に対して正電荷が供給され、当該正電荷が酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面に蓄積されることに起因すると考えられる。すなわち、上記条件下において、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面における正電荷の蓄積に伴い、ゲート及びゲート絶縁膜の界面には負電荷が蓄積される（ゲート絶縁膜を挟んで、一方には正電荷が蓄積され、他方には負電荷が蓄積される）。そのため、ゲートが固定電位を供給する配線に電気的に接続された後であっても過渡電流が生じると考えられる。
【００１３】
上述した半導体装置は、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されるノードにおいて電荷を保持する。そのため、当該ノードにおいて正電荷を保持する場合、トランジスタがオフ状態にある期間（保持期間）中に正電荷の量が経時的に減少することになる。これにより、当該半導体装置に記憶されたデータが経時変化する可能性がある。
【００１４】
上述した課題に鑑み、本発明の一態様は、半導体装置に記憶されたデータの経時変化を抑制することを課題の一とする。
【課題を解決するための手段】
【００１５】
上述した課題は、半導体装置に保持される正電荷が長期間に渡って経時的に減少されるのではなく短期間で収束されるように当該半導体装置を駆動することによって解決できる。具体的には、データの書き込み後、酸化物半導体層によってチャネル領域が形成されるトランジスタのゲートに負電位を一時的に与えることによって解決することが可能である。
【００１６】
すなわち、本発明の一態様は、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する半導体装置の駆動方法であって、書き込み期間において、トランジスタのゲートに第１の電位を与え、トランジスタをオン状態とし、トランジスタを介してノードに正電荷を蓄積し、書き込み期間に続く反転期間において、トランジスタのゲートに負電位である第２の電位を与え、トランジスタをオフ状態とし、反転期間に続く保持期間において、トランジスタのゲートに第１の電位より低く且つ第２の電位よりも高い第３の電位を与えることで、トランジスタのオフ状態を維持し、ノードに蓄積された正電荷の保持を行う半導体装置の駆動方法である。
【発明の効果】
【００１７】
本発明の一態様の半導体装置の駆動方法は、書き込み期間と保持期間の間に、トランジスタのゲートに負電位を与える期間（反転期間）を有する。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶されたデータの経時変化を抑制することが可能である。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の（Ａ）構成例を示す回路図、（Ｂ）駆動方法の一例を示す図。
【図２】半導体装置の（Ａ）、（Ｃ）具体例を示す回路図、（Ｂ）、（Ｄ）駆動方法の一例を示す図。
【図３】トランジスタの一例を示す図。
【図４】（Ａ）〜（Ｈ）トランジスタの作製工程の一例を示す図。
【図５】（Ａ）〜（Ｇ）トランジスタの作製工程の一例を示す図。
【図６】（Ａ）〜（Ｄ）トランジスタの作製工程の一例を示す図。
【図７】トランジスタの一例を示す図。
【図８】（Ａ）、（Ｂ）トランジスタの一例を示す図。
【図９】（Ａ）、（Ｂ）トランジスタの一例を示す図。
【図１０】（Ａ）、（Ｂ）トランジスタの一例を示す図。
【図１１】半導体装置の使用例を示す図。
【図１２】半導体装置の使用例を示す図。
【図１３】（Ａ）〜（Ｆ）半導体装置の使用例を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
本実施の形態では、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいて電荷を保持することでデータを記憶する半導体装置及びその駆動方法の一例について図１を参照して説明する。
【００２１】
＜構成例＞
図１（Ａ）は、本実施の形態の半導体装置の構成例を示す回路図である。図１（Ａ）に示す半導体装置は、ゲートが端子ａに電気的に接続され、ソース及びドレインの一方が端子ｂに電気的に接続されたトランジスタ１０と、ゲートがトランジスタ１０のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が端子ｃに電気的に接続され、ソース及びドレインの他方が端子ｄに電気的に接続されたトランジスタ１１とを有する。なお、トランジスタ１０は、酸化物半導体（ＯＳ）層によってチャネル領域が形成されるトランジスタである。また、トランジスタ１１のチャネル領域を形成する半導体材料は特に限定されない。例えば、トランジスタ１１をトランジスタ１０と同様に酸化物半導体層によってチャネル領域が形成されるトランジスタとする場合、製造コスト及び歩留まりの向上が図れる。また、トランジスタ１１として単結晶シリコン又は多結晶シリコンなどによってチャネル領域が形成されるトランジスタを適用する場合、トランジスタ１１の移動度を向上させることで当該半導体装置の高速駆動が可能になる。
【００２２】
図１（Ａ）に示す半導体装置は、トランジスタ１０のソース及びドレインの他方並びにトランジスタ１１のゲートが電気的に接続するノード（図１（Ａ）中のノードＡ）に保持される電荷に応じて、トランジスタ１１のスイッチングを制御することが可能である。すなわち、図１（Ａ）に示す半導体装置のおいては、トランジスタ１１の状態を判別することで２値のデータが得られる。例えば、トランジスタ１１を用いて分圧回路を構成し、該分圧回路の出力信号を判別することで２値のデータを得ることが可能である。
【００２３】
＜駆動方法例＞
図１（Ｂ）は、図１（Ａ）に示した半導体装置の駆動方法の一例を示す図である。なお、図１（Ｂ）においては、トランジスタ１０を介して端子ｂから供給される正電荷をノードＡに蓄積する際の端子ａ及びノードＡの電位の変化を示している。
【００２４】
具体的には、書き込み期間において、端子ａの電位が正電位である第１の電位へと上昇する。これにより、トランジスタ１０がオン状態となり、端子ｂからノードＡに対して正電荷が供給されノードＡの電位が上昇する。次いで、反転期間において、端子ａの電位が負電位である第２の電位へと下降する。これにより、トランジスタ１０がオフ状態となり、ノードＡが浮遊状態となる。また、トランジスタ１０のゲートに第２の電位が与えられているため、トランジスタ１０のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードＡに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードＡの電位が低下する。次いで、保持期間において、端子ａの電位が、第１の電位より低く且つ第２の電位より高い第３の電位へと上昇する。なお、第３の電位は、トランジスタ１０がオフ状態を維持する電位である。
【００２５】
なお、図１（Ｂ）に示した駆動方法において反転期間を設けない場合であっても、保持期間においてはトランジスタ１０のソース及びドレインの他方からゲートに対して電界が生じている。そのため、当該保持期間において、ノードＡに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが生じる。その場合、ノードＡに蓄積された正電荷の減少（ノードＡの電位の下降）は、長期間に渡って生じる。これに対し、図１（Ｂ）に示す半導体装置の駆動方法においては、書き込み期間と保持期間の間に反転期間を設ける。該反転期間は、トランジスタ１０のソース及びドレインの他方からゲートに対する電界を意図的に強くする期間である。これにより、ノードＡに蓄積された正電荷の減少（ノードＡの電位の下降）を短期間で収束させることが可能である。その結果、保持期間におけるデータの経時変化を抑制することが可能である。
【００２６】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【００２７】
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の具体的な一例について図２を参照して説明する。
【００２８】
＜具体例１＞
図２（Ａ）は、実施の形態１に示した半導体装置の具体例を示す回路図である。図２（Ａ）に示す半導体装置は、ゲートが書き込みワード線２３に電気的に接続され、ソース及びドレインの一方が書き込みビット線２６に電気的に接続されたトランジスタ２０と、ゲートがトランジスタ２０のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線２５に電気的に接続され、ソース及びドレインの他方が固定電位線２７に電気的に接続されたトランジスタ２１と、一方の電極がトランジスタ２０のソース及びドレインの他方並びにトランジスタ２１のゲートに電気的に接続され、他方の電極が読み出しワード線２４に電気的に接続された容量素子２２と、を有する。なお、トランジスタ２０は、酸化物半導体（ＯＳ）層によってチャネル領域が形成されるトランジスタである。また、トランジスタ２１のチャネル領域を形成する半導体材料は特に限定されない。
【００２９】
図２（Ａ）に示す半導体装置は、トランジスタ２０のソース及びドレインの他方、トランジスタ２１のゲート、並びに容量素子２２の一方の電極が電気的に接続するノード（図２（Ａ）中のノードＢ）に保持される電荷に応じて、トランジスタ２１のスイッチングを制御することが可能である。加えて、ノードＢの電位は、読み出しワード線２４との容量結合によって制御することが可能である。そのため、図２（Ａ）に示す半導体装置では、多値のデータを記憶することが可能である。すなわち、読み出しワード線２４の電位が異なる複数の条件においてトランジスタ２１の状態（オン状態又はオフ状態）を判別することで、ノードＢの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ２１を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図２（Ａ）に示す半導体装置は、２値のデータを保持する記憶素子として使用することもできる。
【００３０】
図２（Ｂ）は、図２（Ａ）に示した半導体装置の駆動方法の一例を示す図である。なお、図２（Ｂ）においては、トランジスタ２０を介して書き込みビット線２６から供給される正電荷をノードＢに蓄積する際の書き込みワード線２３及びノードＢの電位の変化を示している。
【００３１】
具体的には、書き込み期間において、書き込みワード線２３の電位が正電位である第１の電位へと上昇する。これにより、トランジスタ２０がオン状態となり、書き込みビット線２６からノードＢに対して正電荷が供給されノードＢの電位が上昇する。次いで、反転期間において、書き込みワード線２３の電位が負電位である第２の電位へと下降する。これにより、トランジスタ２０がオフ状態となり、ノードＢが浮遊状態となる。また、トランジスタ２０のゲートに第２の電位が与えられているため、トランジスタ２０のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードＢに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードＢの電位が低下する。次いで、保持期間において、書き込みワード線２３の電位が、第１の電位より低く且つ第２の電位より高い第３の電位へと上昇する。なお、第３の電位は、トランジスタ２０のオフ状態を維持する電位である。
【００３２】
＜具体例２＞
図２（Ｃ）は、図２（Ａ）とは異なる半導体装置の具体例を示す回路図である。図２（Ｃ）に示す半導体装置は、一列に配設されたｎ個（ｎは、３以上の自然数）の記憶素子４０を有する。該複数の記憶素子４０のそれぞれは、ゲートが書き込みワード線３３に電気的に接続され、ソース及びドレインの一方がビット線３５に電気的に接続されたトランジスタ３０と、ゲートがトランジスタ３０のソース及びドレインの他方に電気的に接続されたトランジスタ３１と、一方の電極がトランジスタ３０のソース及びドレインの他方並びにトランジスタ３１のゲートに電気的に接続され、他方の電極が読み出しワード線３４に電気的に接続された容量素子３２と、を有する。また、ｋ番目（ｋは、２以上ｎ未満の自然数）に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの一方は、（ｋ−１）番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、（ｋ＋１）番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの一方に電気的に接続される。なお、１番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの一方は、出力端子として機能する。また、ｎ番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの他方は接地される。なお、複数の記憶素子４０のそれぞれが有するトランジスタ３０は、酸化物半導体（ＯＳ）層によってチャネル領域が形成されるトランジスタである。また、複数の記憶素子４０のそれぞれが有するトランジスタ３１のチャネル領域を形成する半導体材料は特に限定されない。
【００３３】
図２（Ｃ）に示す半導体装置は、トランジスタ３０のソース及びドレインの他方、トランジスタ３１のゲート、並びに容量素子３２の一方の電極が電気的に接続するノード（図２（Ｃ）中のノードＣ）に保持される電荷に応じて、トランジスタ３１のスイッチングを制御することが可能である。加えて、ノードＣの電位は、読み出しワード線３４との容量結合によって制御することが可能である。なお、図２（Ｃ）に示す半導体装置においては、一列に配設されたｎ個の記憶素子４０のいずれか一に保持されたデータの読み出しを行う際に、当該記憶素子４０以外の（ｎ−１）個の記憶素子４０の読み出しワード線３４の電位をハイレベルに上昇させる。これにより、当該記憶素子４０以外の（ｎ−１）個の記憶素子４０が有するトランジスタ３１がオン状態となる。そのため、当該記憶素子４０が有するトランジスタ３１のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該記憶素子４０が有するトランジスタ３１の状態（オン状態又はオフ状態）を判別することで２値のデータが得られる。具体的には、当該記憶素子４０が有するトランジスタ３１を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどで２値のデータが得られる。なお、図２（Ｃ）に示す全ての記憶素子４０において、多値のデータを記憶することも可能である。すなわち、読み出しワード線３４の電位が異なる複数の条件においてトランジスタ３１の状態（オン状態又はオフ状態）を判別することで、ノードＣの電位が多値化されていても読み出しを行うことが可能である。
【００３４】
図２（Ｄ）は、図２（Ｃ）に示した半導体装置の駆動方法の一例を示す図である。なお、図２（Ｄ）においては、トランジスタ３０を介してビット線３５から供給される正電荷をノードＣに蓄積する際の書き込みワード線３３及びノードＣの電位の変化を示している。
【００３５】
具体的には、書き込み期間において、書き込みワード線３３の電位が正電位である第１の電位へと上昇する。これにより、トランジスタ３０がオン状態となり、ビット線３５からノードＣに対して正電荷が供給されノードＣの電位が上昇する。次いで、反転期間において、書き込みワード線３３の電位が負電位である第２の電位へと下降する。これにより、トランジスタ３０がオフ状態となり、ノードＣが浮遊状態となる。また、トランジスタ３０のゲートに第２の電位が与えられているため、トランジスタ３０のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードＣに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードＣの電位が低下する。次いで、保持期間において、書き込みワード線３３の電位が、第１の電位より低く且つ第２の電位より高い第３の電位へと上昇する。なお、第３の電位は、トランジスタ３０がオフ状態を維持する電位である。
【００３６】
本実施の形態の半導体装置は、図２（Ｂ）、（Ｄ）に示すように半導体装置の書き込み期間と保持期間の間に反転期間が設けられる。該反転期間は、トランジスタ２０、３０のソース及びドレインの他方からゲートに対する電界を意図的に強くする期間である。これにより、ノードＢ、Ｃに蓄積された正電荷の減少（ノードＢ、Ｃの電位の下降）を短期間で収束させることが可能である。その結果、保持期間におけるデータの経時変化を抑制することが可能である。特に、多値化されたデータを保持することが可能な本実施の形態の半導体装置においては、図２（Ｂ）、（Ｄ）に示す駆動方法を適用することは効果的である。具体的には、本実施の形態の半導体装置では、特定のノードに保持される正電荷の多寡に応じて３値以上のデータを判別することが可能である。そのため、保持期間に生じる電荷量の減少が、保持データの変化に与える影響が顕在化しやすい。これに対し、保持期間における当該電荷量の減少を抑制することが可能な図２（Ｂ）、（Ｄ）に示す駆動方法は、データの保持特性の向上に効果的である。また、図２（Ｂ）、（Ｄ）に示す駆動方法を用いることにより、保持データがより多値化（２値から４値へ、４値から８値へ、など）された半導体装置を提供することが可能になる。
【００３７】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【００３８】
（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体層を用いて形成されるトランジスタを有する半導体装置の一例について示す。
【００３９】
＜構成例＞
本実施の形態の半導体装置の断面図を図３に示す。
【００４０】
図３に示すトランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル領域１１６と、チャネル領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル領域１１６上に設けられたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に設けられたゲート層１１０ａと、不純物領域１１４ａと電気的に接続するソース層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン層１３０ｂとを有する。
【００４１】
なお、ゲート層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂを有し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース層１３０ａは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ａと電気的に接続され、ドレイン層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ｂと電気的に接続されている。つまり、ソース層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
【００４２】
また、後述するトランジスタ１６４の下層には、ゲート絶縁膜１０８ａと同一材料からなる絶縁層１０８ｂ、ゲート層１１０ａと同一材料からなる電極層１１０ｂ、並びにソース層１３０ａ及びドレイン層１３０ｂと同一材料からなる電極層１３０ｃが設けられている。
【００４３】
図３に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース層１４２ａと、ドレイン層１４２ｂとを有する。
【００４４】
ここで、ゲート層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート層１３６ｄと同様に、トランジスタ１６０が有する、ソース層１３０ａに接する電極層１３６ａ及びドレイン層１３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層１３６ｃが形成されている。
【００４５】
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース層１４２ａ及びドレイン層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース層１４２ａに接する電極層１５０ｄ、ドレイン層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁膜１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３６ｃに接する電極層１５０ｃが形成されている。
【００４６】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合、リーク電流は１×１０−１３［Ａ］以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
【００４７】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
【００４８】
本実施の形態で示すトランジスタ１６０が有するソース層１３０ａは、上層領域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続している。そのため、トランジスタ１６０のソース層１３０ａは、これらの導電層を適宜形成することにより、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ１６０が有するドレイン層１３０ｂについても同様に、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図３には図示していないが、トランジスタ１６０が有するゲート層１１０ａが、上層領域に設けられた電極層を介して、トランジスタ１６４が有する電極層のいずれかと電気的に接続する構成にすることもできる。
【００４９】
同様に、本実施の形態で示すトランジスタ１６４が有するソース層１４２ａは、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そのため、トランジスタ１６４のソース層１４２ａは、これらの導電層を適宜形成することにより、下層領域に設けられたトランジスタ１６０のゲート層１１０ａ、ソース層１３０ａ、又はドレイン層１３０ｂと電気的に接続させることが可能である。なお、図３には図示していないが、トランジスタ１６４が有するゲート層１３６ｄ又はドレイン層１４２ｂが、下層領域に設けられた電極層を介して、トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもできる。
【００５０】
＜作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する。以下では、はじめにトランジスタ１６０の作製方法について図４を参照しながら説明し、その後、トランジスタ１６４の作製方法について図５および図６を参照しながら説明する。
【００５１】
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
【００５２】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【００５３】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００５４】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５５】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５６】
絶縁層は後のゲート絶縁膜となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
【００５７】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００５８】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜１０８ａ、ゲート層１１０ａを形成する（図４（Ｃ）参照）。
【００５９】
次に、ゲート層１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図４（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁膜１０８ａ下部には、チャネル領域１１６が形成される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
【００６０】
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート層１１０ａの上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
【００６１】
次に、ゲート層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図４（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート層１１０ａ、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００６２】
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図４（Ｆ）参照）。なお、ゲート層１１０ａとして多結晶シリコンなどを用いる場合には、ゲート層１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６３】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
【００６４】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
【００６５】
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース層１３０ａ、ドレイン層１３０ｂを形成する（図４（Ｈ）参照）。ソース層１３０ａ及びドレイン層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【００６６】
なお、ソース層１３０ａ及びドレイン層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層１３０ａ及びドレイン層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００６７】
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース層１３０ａ及びドレイン層１３０ｂのみを示しているが、この工程において、配線として機能する電極層（例えば、図３における電極層１３０ｃ）などをあわせて形成することができる。ソース層１３０ａ及びドレイン層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【００６８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。
【００６９】
次に、図５および図６を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工程について説明する。なお、図５および図６は、層間絶縁層１２８上の各種電極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在するトランジスタ１６０等については省略している。
【００７０】
まず、層間絶縁層１２８、ソース層１３０ａ、ドレイン層１３０ｂ、電極層１３０ｃ上に絶縁層１３２を形成する（図５（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
【００７１】
次に、絶縁層１３２に対し、ソース層１３０ａ、ドレイン層１３０ｂ、および電極層１３０ｃにまで達する開口を形成する。この際、後にゲート層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【００７２】
より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース層１３０ａ、ドレイン層１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【００７３】
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを形成する（図５（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００７４】
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを覆うように、ゲート絶縁膜１３８を形成する（図５（Ｄ）参照）。ゲート絶縁膜１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁膜１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁膜１３８を形成することができる。ゲート絶縁膜１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁膜と、第１のゲート絶縁膜上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁膜の積層とすると好適である。
【００７５】
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁膜との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁膜１３８には、高品質化が要求されることになる。
【００７６】
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁膜１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
【００７７】
もちろん、ゲート絶縁膜として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁膜１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
【００７８】
次いで、ゲート絶縁膜１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図５（Ｅ）参照）。
【００７９】
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及びランタノイドから選ばれた一種以上の元素を含有する。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
【００８０】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
【００８１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８２】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【００８３】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００８４】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
【００８５】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
【００８６】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
【００８７】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【００８８】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
【００８９】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【００９０】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
【００９１】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９２】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【００９３】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００９４】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
【００９５】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【００９６】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
【００９７】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
【００９８】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【００９９】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１００】
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１０１】
次に、酸化物半導体層１４０に接するように、ソース層１４２ａ及びドレイン層１４２ｂを形成する（図５（Ｆ）参照）。ソース層１４２ａ及びドレイン層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
【０１０２】
当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１０３】
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
【０１０４】
トランジスタのチャネル長（Ｌ）は、ソース層１４２ａの下端部と、ドレイン層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
【０１０５】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１０６】
また、酸化物半導体層１４０とソース層１４２ａの間、又は酸化物半導体層１４０とドレイン層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層１４２ａ及びドレイン層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
【０１０７】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１０８】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１０９】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図５（Ｇ）参照）。
【０１１０】
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１１１】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
【０１１２】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
【０１１３】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
【０１１４】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
【０１１５】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
【０１１６】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１１７】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
【０１１８】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁膜１３８に対し、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース層１４２ａ、ドレイン層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１１９】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース層１４２ａ、ドレイン層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１２０】
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図６（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１２１】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄを形成する（図６（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
【０１２２】
＜変形例＞
図７乃至図１０には、トランジスタ１６４の構成の変形例を示す。つまり、トランジスタ１６０の構成は上記と同様である。
【０１２３】
図７には、酸化物半導体層１４０の下にゲート層１３６ｄを有し、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において接する構成のトランジスタ１６４を示す。
【０１２４】
図７に示す構成と図３に示す構成の大きな相違点として、ソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図３に示す構成では、酸化物半導体層１４０の上側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接するのに対して、図７に示す構成では、酸化物半導体層１４０の下側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３と同様である。
【０１２５】
具体的には、図７に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
【０１２６】
図８には、酸化物半導体層１４０の上にゲート層１３６ｄを有するトランジスタ１６４を示す。ここで、図８（Ａ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図８（Ｂ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
【０１２７】
図３又は図７に示す構成と図８に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート層１３６ｄを有する点である。また、図８（Ａ）に示す構成と図８（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３などと同様である。
【０１２８】
具体的には、図８（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域のゲート層１３６ｄと、を有する。
【０１２９】
また、図８（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０、ソース層１４２ａ、及びドレイン層１４２ｂ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０１３０】
なお、図８に示す構成では、図３に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図３などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
【０１３１】
図９には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０１３２】
図９（Ａ）に示す構成と図９（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３などと同様である。
【０１３３】
具体的には、図９（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
【０１３４】
また、図９（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上のゲート層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、を有する。
【０１３５】
なお、図９に示す構成においても、図３に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１３６】
図１０には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０１３７】
図１０（Ａ）に示す構成と図１０（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３などと同様である。
【０１３８】
具体的には、図１０（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０１３９】
また、図１０（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられたゲート層１３６ｄと、を有する。なお、ゲート層１３６ｄは、ゲート絶縁膜１３８を介して、酸化物半導体層１４０と重畳する領域に設けられる。
【０１４０】
なお、図１０に示す構成においても、図３に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１４１】
本実施の形態では、トランジスタ１６０上にトランジスタ１６４を積層して形成する例について説明したが、トランジスタ１６０及びトランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ１６０及びトランジスタ１６４を形成することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設けても良い。
【０１４２】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１４３】
（実施の形態４）
本実施形態は上記実施の形態に示した記憶装置を有する半導体装置の使用例として、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ５００を示す（図１１参照）。
【０１４４】
ＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２を有する。信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２を有する。メモリ回路５０９は上記実施の形態に示した半導体装置を有する。
【０１４５】
アンテナ回路５０１によって受信された通信信号は復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
【０１４６】
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は、復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号は、メモリコントロール回路５０８に送られる。メモリコントロール回路５０８は、メモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、当該データを論理回路５１０に送る。論理回路５１０では当該データに対してエンコード処理を行う。その後、エンコード処理された当該データは、アンプ５１１で増幅され、これに基づいて変調回路５１２は搬送波に変調をかける。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグ５００からの信号を認識する。
【０１４７】
整流回路５０３に入った搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。
【０１４８】
信号処理回路５０２とアンテナ回路５０１におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路５０２をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路５０２の一面を電極にしてアンテナに貼り付ける。信号処理回路５０２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ：異方性導電性フィルム）を用いることができる。
【０１４９】
アンテナは、信号処理回路５０２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。
【０１５０】
整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する。
【０１５１】
ＲＦＩＤタグ５００はバッテリー５６１を有してもよい（図１２参照）。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路（復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２など）に電源電圧を供給する。
【０１５２】
整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。ＲＦＩＤタグ５００にアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ることができる。
【０１５３】
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。
【０１５４】
（実施の形態５）
本実施の形態では、上記の実施の形態に示した半導体装置の使用例について図１３を参照して説明する。
【０１５５】
図１３に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１３（Ｃ）参照）、乗り物類（自転車等、図１３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１３（Ｅ）、図１３（Ｆ）参照）等に設けて使用することができる。
【０１５６】
半導体装置１５００は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。
【０１５７】
以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。
【符号の説明】
【０１５８】
１０ トランジスタ
１１ トランジスタ
２０ トランジスタ
２１ トランジスタ
２２ 容量素子
２３ 書き込みワード線
２４ 読み出しワード線
２５ 読み出しビット線
２６ 書き込みビット線
２７ 固定電位線
３０ トランジスタ
３１ トランジスタ
３２ 容量素子
３３ 書き込みワード線
３４ 読み出しワード線
３５ ビット線
４０ 記憶素子
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁膜
１０８ｂ 絶縁層
１１０ａ ゲート層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース層
１３０ｂ ドレイン層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート層
１３８ ゲート絶縁膜
１４０ 酸化物半導体層
１４２ａ ソース層
１４２ｂ ドレイン層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６４ トランジスタ
５００ ＲＦＩＤタグ
５０１ アンテナ回路
５０２ 信号処理回路
５０３ 整流回路
５０４ 電源回路
５０５ 復調回路
５０６ 発振回路
５０７ 論理回路
５０８ メモリコントロール回路
５０９ メモリ回路
５１０ 論理回路
５１１ アンプ
５１２ 変調回路
１５００ 半導体装置
【技術分野】
【０００１】
本発明は、トランジスタを用いて構成される半導体装置の駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択して容量素子に電荷を蓄積することで、データを記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、データを読み出すと容量素子の電荷は失われるため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲートとチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、データの書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置が開発されている。当該半導体装置は、オフ状態における電流値を著しく低減することが可能な、チャネル領域が酸化物半導体層によって形成されるトランジスタを活用した半導体装置である。具体的には、当該半導体装置においては、当該トランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する。そして、当該トランジスタをオフ状態にすることで、当該ノードに保持された電荷を長期にわたって保持することが可能な半導体装置である。
【００１１】
ところで、酸化物半導体層によってチャネル領域が形成されるトランジスタは、ゲートが固定電位を供給する配線に電気的に接続された後であってもゲートに電流（過渡電流）が生じることがある。具体的には、当該トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインがゲートに与えられる電位よりも高電位である状態において、ゲートに過渡電流を生じることがある。すなわち、当該トランジスタがオフ状態（チャネル領域が形成されない状態）にあり且つ当該トランジスタのドレインからゲートに向けて電界が発生した状態において、ゲートに過渡電流を生じることがある。なお、当該過渡電流の値は、経時的に低下する。
【００１２】
当該過渡電流は、当該トランジスタのドレインから酸化物半導体層に対して正電荷が供給され、当該正電荷が酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面に蓄積されることに起因すると考えられる。すなわち、上記条件下において、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面における正電荷の蓄積に伴い、ゲート及びゲート絶縁膜の界面には負電荷が蓄積される（ゲート絶縁膜を挟んで、一方には正電荷が蓄積され、他方には負電荷が蓄積される）。そのため、ゲートが固定電位を供給する配線に電気的に接続された後であっても過渡電流が生じると考えられる。
【００１３】
上述した半導体装置は、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されるノードにおいて電荷を保持する。そのため、当該ノードにおいて正電荷を保持する場合、トランジスタがオフ状態にある期間（保持期間）中に正電荷の量が経時的に減少することになる。これにより、当該半導体装置に記憶されたデータが経時変化する可能性がある。
【００１４】
上述した課題に鑑み、本発明の一態様は、半導体装置に記憶されたデータの経時変化を抑制することを課題の一とする。
【課題を解決するための手段】
【００１５】
上述した課題は、半導体装置に保持される正電荷が長期間に渡って経時的に減少されるのではなく短期間で収束されるように当該半導体装置を駆動することによって解決できる。具体的には、データの書き込み後、酸化物半導体層によってチャネル領域が形成されるトランジスタのゲートに負電位を一時的に与えることによって解決することが可能である。
【００１６】
すなわち、本発明の一態様は、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する半導体装置の駆動方法であって、書き込み期間において、トランジスタのゲートに第１の電位を与え、トランジスタをオン状態とし、トランジスタを介してノードに正電荷を蓄積し、書き込み期間に続く反転期間において、トランジスタのゲートに負電位である第２の電位を与え、トランジスタをオフ状態とし、反転期間に続く保持期間において、トランジスタのゲートに第１の電位より低く且つ第２の電位よりも高い第３の電位を与えることで、トランジスタのオフ状態を維持し、ノードに蓄積された正電荷の保持を行う半導体装置の駆動方法である。
【発明の効果】
【００１７】
本発明の一態様の半導体装置の駆動方法は、書き込み期間と保持期間の間に、トランジスタのゲートに負電位を与える期間（反転期間）を有する。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶されたデータの経時変化を抑制することが可能である。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の（Ａ）構成例を示す回路図、（Ｂ）駆動方法の一例を示す図。
【図２】半導体装置の（Ａ）、（Ｃ）具体例を示す回路図、（Ｂ）、（Ｄ）駆動方法の一例を示す図。
【図３】トランジスタの一例を示す図。
【図４】（Ａ）〜（Ｈ）トランジスタの作製工程の一例を示す図。
【図５】（Ａ）〜（Ｇ）トランジスタの作製工程の一例を示す図。
【図６】（Ａ）〜（Ｄ）トランジスタの作製工程の一例を示す図。
【図７】トランジスタの一例を示す図。
【図８】（Ａ）、（Ｂ）トランジスタの一例を示す図。
【図９】（Ａ）、（Ｂ）トランジスタの一例を示す図。
【図１０】（Ａ）、（Ｂ）トランジスタの一例を示す図。
【図１１】半導体装置の使用例を示す図。
【図１２】半導体装置の使用例を示す図。
【図１３】（Ａ）〜（Ｆ）半導体装置の使用例を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
本実施の形態では、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいて電荷を保持することでデータを記憶する半導体装置及びその駆動方法の一例について図１を参照して説明する。
【００２１】
＜構成例＞
図１（Ａ）は、本実施の形態の半導体装置の構成例を示す回路図である。図１（Ａ）に示す半導体装置は、ゲートが端子ａに電気的に接続され、ソース及びドレインの一方が端子ｂに電気的に接続されたトランジスタ１０と、ゲートがトランジスタ１０のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が端子ｃに電気的に接続され、ソース及びドレインの他方が端子ｄに電気的に接続されたトランジスタ１１とを有する。なお、トランジスタ１０は、酸化物半導体（ＯＳ）層によってチャネル領域が形成されるトランジスタである。また、トランジスタ１１のチャネル領域を形成する半導体材料は特に限定されない。例えば、トランジスタ１１をトランジスタ１０と同様に酸化物半導体層によってチャネル領域が形成されるトランジスタとする場合、製造コスト及び歩留まりの向上が図れる。また、トランジスタ１１として単結晶シリコン又は多結晶シリコンなどによってチャネル領域が形成されるトランジスタを適用する場合、トランジスタ１１の移動度を向上させることで当該半導体装置の高速駆動が可能になる。
【００２２】
図１（Ａ）に示す半導体装置は、トランジスタ１０のソース及びドレインの他方並びにトランジスタ１１のゲートが電気的に接続するノード（図１（Ａ）中のノードＡ）に保持される電荷に応じて、トランジスタ１１のスイッチングを制御することが可能である。すなわち、図１（Ａ）に示す半導体装置のおいては、トランジスタ１１の状態を判別することで２値のデータが得られる。例えば、トランジスタ１１を用いて分圧回路を構成し、該分圧回路の出力信号を判別することで２値のデータを得ることが可能である。
【００２３】
＜駆動方法例＞
図１（Ｂ）は、図１（Ａ）に示した半導体装置の駆動方法の一例を示す図である。なお、図１（Ｂ）においては、トランジスタ１０を介して端子ｂから供給される正電荷をノードＡに蓄積する際の端子ａ及びノードＡの電位の変化を示している。
【００２４】
具体的には、書き込み期間において、端子ａの電位が正電位である第１の電位へと上昇する。これにより、トランジスタ１０がオン状態となり、端子ｂからノードＡに対して正電荷が供給されノードＡの電位が上昇する。次いで、反転期間において、端子ａの電位が負電位である第２の電位へと下降する。これにより、トランジスタ１０がオフ状態となり、ノードＡが浮遊状態となる。また、トランジスタ１０のゲートに第２の電位が与えられているため、トランジスタ１０のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードＡに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードＡの電位が低下する。次いで、保持期間において、端子ａの電位が、第１の電位より低く且つ第２の電位より高い第３の電位へと上昇する。なお、第３の電位は、トランジスタ１０がオフ状態を維持する電位である。
【００２５】
なお、図１（Ｂ）に示した駆動方法において反転期間を設けない場合であっても、保持期間においてはトランジスタ１０のソース及びドレインの他方からゲートに対して電界が生じている。そのため、当該保持期間において、ノードＡに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが生じる。その場合、ノードＡに蓄積された正電荷の減少（ノードＡの電位の下降）は、長期間に渡って生じる。これに対し、図１（Ｂ）に示す半導体装置の駆動方法においては、書き込み期間と保持期間の間に反転期間を設ける。該反転期間は、トランジスタ１０のソース及びドレインの他方からゲートに対する電界を意図的に強くする期間である。これにより、ノードＡに蓄積された正電荷の減少（ノードＡの電位の下降）を短期間で収束させることが可能である。その結果、保持期間におけるデータの経時変化を抑制することが可能である。
【００２６】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【００２７】
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の具体的な一例について図２を参照して説明する。
【００２８】
＜具体例１＞
図２（Ａ）は、実施の形態１に示した半導体装置の具体例を示す回路図である。図２（Ａ）に示す半導体装置は、ゲートが書き込みワード線２３に電気的に接続され、ソース及びドレインの一方が書き込みビット線２６に電気的に接続されたトランジスタ２０と、ゲートがトランジスタ２０のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線２５に電気的に接続され、ソース及びドレインの他方が固定電位線２７に電気的に接続されたトランジスタ２１と、一方の電極がトランジスタ２０のソース及びドレインの他方並びにトランジスタ２１のゲートに電気的に接続され、他方の電極が読み出しワード線２４に電気的に接続された容量素子２２と、を有する。なお、トランジスタ２０は、酸化物半導体（ＯＳ）層によってチャネル領域が形成されるトランジスタである。また、トランジスタ２１のチャネル領域を形成する半導体材料は特に限定されない。
【００２９】
図２（Ａ）に示す半導体装置は、トランジスタ２０のソース及びドレインの他方、トランジスタ２１のゲート、並びに容量素子２２の一方の電極が電気的に接続するノード（図２（Ａ）中のノードＢ）に保持される電荷に応じて、トランジスタ２１のスイッチングを制御することが可能である。加えて、ノードＢの電位は、読み出しワード線２４との容量結合によって制御することが可能である。そのため、図２（Ａ）に示す半導体装置では、多値のデータを記憶することが可能である。すなわち、読み出しワード線２４の電位が異なる複数の条件においてトランジスタ２１の状態（オン状態又はオフ状態）を判別することで、ノードＢの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ２１を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図２（Ａ）に示す半導体装置は、２値のデータを保持する記憶素子として使用することもできる。
【００３０】
図２（Ｂ）は、図２（Ａ）に示した半導体装置の駆動方法の一例を示す図である。なお、図２（Ｂ）においては、トランジスタ２０を介して書き込みビット線２６から供給される正電荷をノードＢに蓄積する際の書き込みワード線２３及びノードＢの電位の変化を示している。
【００３１】
具体的には、書き込み期間において、書き込みワード線２３の電位が正電位である第１の電位へと上昇する。これにより、トランジスタ２０がオン状態となり、書き込みビット線２６からノードＢに対して正電荷が供給されノードＢの電位が上昇する。次いで、反転期間において、書き込みワード線２３の電位が負電位である第２の電位へと下降する。これにより、トランジスタ２０がオフ状態となり、ノードＢが浮遊状態となる。また、トランジスタ２０のゲートに第２の電位が与えられているため、トランジスタ２０のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードＢに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードＢの電位が低下する。次いで、保持期間において、書き込みワード線２３の電位が、第１の電位より低く且つ第２の電位より高い第３の電位へと上昇する。なお、第３の電位は、トランジスタ２０のオフ状態を維持する電位である。
【００３２】
＜具体例２＞
図２（Ｃ）は、図２（Ａ）とは異なる半導体装置の具体例を示す回路図である。図２（Ｃ）に示す半導体装置は、一列に配設されたｎ個（ｎは、３以上の自然数）の記憶素子４０を有する。該複数の記憶素子４０のそれぞれは、ゲートが書き込みワード線３３に電気的に接続され、ソース及びドレインの一方がビット線３５に電気的に接続されたトランジスタ３０と、ゲートがトランジスタ３０のソース及びドレインの他方に電気的に接続されたトランジスタ３１と、一方の電極がトランジスタ３０のソース及びドレインの他方並びにトランジスタ３１のゲートに電気的に接続され、他方の電極が読み出しワード線３４に電気的に接続された容量素子３２と、を有する。また、ｋ番目（ｋは、２以上ｎ未満の自然数）に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの一方は、（ｋ−１）番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、（ｋ＋１）番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの一方に電気的に接続される。なお、１番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの一方は、出力端子として機能する。また、ｎ番目に配設された記憶素子４０が有するトランジスタ３１のソース及びドレインの他方は接地される。なお、複数の記憶素子４０のそれぞれが有するトランジスタ３０は、酸化物半導体（ＯＳ）層によってチャネル領域が形成されるトランジスタである。また、複数の記憶素子４０のそれぞれが有するトランジスタ３１のチャネル領域を形成する半導体材料は特に限定されない。
【００３３】
図２（Ｃ）に示す半導体装置は、トランジスタ３０のソース及びドレインの他方、トランジスタ３１のゲート、並びに容量素子３２の一方の電極が電気的に接続するノード（図２（Ｃ）中のノードＣ）に保持される電荷に応じて、トランジスタ３１のスイッチングを制御することが可能である。加えて、ノードＣの電位は、読み出しワード線３４との容量結合によって制御することが可能である。なお、図２（Ｃ）に示す半導体装置においては、一列に配設されたｎ個の記憶素子４０のいずれか一に保持されたデータの読み出しを行う際に、当該記憶素子４０以外の（ｎ−１）個の記憶素子４０の読み出しワード線３４の電位をハイレベルに上昇させる。これにより、当該記憶素子４０以外の（ｎ−１）個の記憶素子４０が有するトランジスタ３１がオン状態となる。そのため、当該記憶素子４０が有するトランジスタ３１のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該記憶素子４０が有するトランジスタ３１の状態（オン状態又はオフ状態）を判別することで２値のデータが得られる。具体的には、当該記憶素子４０が有するトランジスタ３１を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどで２値のデータが得られる。なお、図２（Ｃ）に示す全ての記憶素子４０において、多値のデータを記憶することも可能である。すなわち、読み出しワード線３４の電位が異なる複数の条件においてトランジスタ３１の状態（オン状態又はオフ状態）を判別することで、ノードＣの電位が多値化されていても読み出しを行うことが可能である。
【００３４】
図２（Ｄ）は、図２（Ｃ）に示した半導体装置の駆動方法の一例を示す図である。なお、図２（Ｄ）においては、トランジスタ３０を介してビット線３５から供給される正電荷をノードＣに蓄積する際の書き込みワード線３３及びノードＣの電位の変化を示している。
【００３５】
具体的には、書き込み期間において、書き込みワード線３３の電位が正電位である第１の電位へと上昇する。これにより、トランジスタ３０がオン状態となり、ビット線３５からノードＣに対して正電荷が供給されノードＣの電位が上昇する。次いで、反転期間において、書き込みワード線３３の電位が負電位である第２の電位へと下降する。これにより、トランジスタ３０がオフ状態となり、ノードＣが浮遊状態となる。また、トランジスタ３０のゲートに第２の電位が与えられているため、トランジスタ３０のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードＣに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードＣの電位が低下する。次いで、保持期間において、書き込みワード線３３の電位が、第１の電位より低く且つ第２の電位より高い第３の電位へと上昇する。なお、第３の電位は、トランジスタ３０がオフ状態を維持する電位である。
【００３６】
本実施の形態の半導体装置は、図２（Ｂ）、（Ｄ）に示すように半導体装置の書き込み期間と保持期間の間に反転期間が設けられる。該反転期間は、トランジスタ２０、３０のソース及びドレインの他方からゲートに対する電界を意図的に強くする期間である。これにより、ノードＢ、Ｃに蓄積された正電荷の減少（ノードＢ、Ｃの電位の下降）を短期間で収束させることが可能である。その結果、保持期間におけるデータの経時変化を抑制することが可能である。特に、多値化されたデータを保持することが可能な本実施の形態の半導体装置においては、図２（Ｂ）、（Ｄ）に示す駆動方法を適用することは効果的である。具体的には、本実施の形態の半導体装置では、特定のノードに保持される正電荷の多寡に応じて３値以上のデータを判別することが可能である。そのため、保持期間に生じる電荷量の減少が、保持データの変化に与える影響が顕在化しやすい。これに対し、保持期間における当該電荷量の減少を抑制することが可能な図２（Ｂ）、（Ｄ）に示す駆動方法は、データの保持特性の向上に効果的である。また、図２（Ｂ）、（Ｄ）に示す駆動方法を用いることにより、保持データがより多値化（２値から４値へ、４値から８値へ、など）された半導体装置を提供することが可能になる。
【００３７】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【００３８】
（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体層を用いて形成されるトランジスタを有する半導体装置の一例について示す。
【００３９】
＜構成例＞
本実施の形態の半導体装置の断面図を図３に示す。
【００４０】
図３に示すトランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル領域１１６と、チャネル領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル領域１１６上に設けられたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に設けられたゲート層１１０ａと、不純物領域１１４ａと電気的に接続するソース層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン層１３０ｂとを有する。
【００４１】
なお、ゲート層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂを有し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース層１３０ａは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ａと電気的に接続され、ドレイン層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ｂと電気的に接続されている。つまり、ソース層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
【００４２】
また、後述するトランジスタ１６４の下層には、ゲート絶縁膜１０８ａと同一材料からなる絶縁層１０８ｂ、ゲート層１１０ａと同一材料からなる電極層１１０ｂ、並びにソース層１３０ａ及びドレイン層１３０ｂと同一材料からなる電極層１３０ｃが設けられている。
【００４３】
図３に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース層１４２ａと、ドレイン層１４２ｂとを有する。
【００４４】
ここで、ゲート層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート層１３６ｄと同様に、トランジスタ１６０が有する、ソース層１３０ａに接する電極層１３６ａ及びドレイン層１３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層１３６ｃが形成されている。
【００４５】
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース層１４２ａ及びドレイン層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース層１４２ａに接する電極層１５０ｄ、ドレイン層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁膜１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３６ｃに接する電極層１５０ｃが形成されている。
【００４６】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合、リーク電流は１×１０−１３［Ａ］以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
【００４７】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
【００４８】
本実施の形態で示すトランジスタ１６０が有するソース層１３０ａは、上層領域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続している。そのため、トランジスタ１６０のソース層１３０ａは、これらの導電層を適宜形成することにより、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ１６０が有するドレイン層１３０ｂについても同様に、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図３には図示していないが、トランジスタ１６０が有するゲート層１１０ａが、上層領域に設けられた電極層を介して、トランジスタ１６４が有する電極層のいずれかと電気的に接続する構成にすることもできる。
【００４９】
同様に、本実施の形態で示すトランジスタ１６４が有するソース層１４２ａは、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そのため、トランジスタ１６４のソース層１４２ａは、これらの導電層を適宜形成することにより、下層領域に設けられたトランジスタ１６０のゲート層１１０ａ、ソース層１３０ａ、又はドレイン層１３０ｂと電気的に接続させることが可能である。なお、図３には図示していないが、トランジスタ１６４が有するゲート層１３６ｄ又はドレイン層１４２ｂが、下層領域に設けられた電極層を介して、トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもできる。
【００５０】
＜作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する。以下では、はじめにトランジスタ１６０の作製方法について図４を参照しながら説明し、その後、トランジスタ１６４の作製方法について図５および図６を参照しながら説明する。
【００５１】
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
【００５２】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【００５３】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００５４】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５５】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５６】
絶縁層は後のゲート絶縁膜となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
【００５７】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００５８】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜１０８ａ、ゲート層１１０ａを形成する（図４（Ｃ）参照）。
【００５９】
次に、ゲート層１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図４（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁膜１０８ａ下部には、チャネル領域１１６が形成される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
【００６０】
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート層１１０ａの上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
【００６１】
次に、ゲート層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図４（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート層１１０ａ、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００６２】
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図４（Ｆ）参照）。なお、ゲート層１１０ａとして多結晶シリコンなどを用いる場合には、ゲート層１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６３】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
【００６４】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
【００６５】
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース層１３０ａ、ドレイン層１３０ｂを形成する（図４（Ｈ）参照）。ソース層１３０ａ及びドレイン層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【００６６】
なお、ソース層１３０ａ及びドレイン層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層１３０ａ及びドレイン層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００６７】
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース層１３０ａ及びドレイン層１３０ｂのみを示しているが、この工程において、配線として機能する電極層（例えば、図３における電極層１３０ｃ）などをあわせて形成することができる。ソース層１３０ａ及びドレイン層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【００６８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。
【００６９】
次に、図５および図６を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工程について説明する。なお、図５および図６は、層間絶縁層１２８上の各種電極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在するトランジスタ１６０等については省略している。
【００７０】
まず、層間絶縁層１２８、ソース層１３０ａ、ドレイン層１３０ｂ、電極層１３０ｃ上に絶縁層１３２を形成する（図５（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
【００７１】
次に、絶縁層１３２に対し、ソース層１３０ａ、ドレイン層１３０ｂ、および電極層１３０ｃにまで達する開口を形成する。この際、後にゲート層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【００７２】
より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース層１３０ａ、ドレイン層１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【００７３】
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを形成する（図５（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００７４】
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを覆うように、ゲート絶縁膜１３８を形成する（図５（Ｄ）参照）。ゲート絶縁膜１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁膜１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁膜１３８を形成することができる。ゲート絶縁膜１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁膜と、第１のゲート絶縁膜上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁膜の積層とすると好適である。
【００７５】
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁膜との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁膜１３８には、高品質化が要求されることになる。
【００７６】
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁膜１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
【００７７】
もちろん、ゲート絶縁膜として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁膜１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
【００７８】
次いで、ゲート絶縁膜１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図５（Ｅ）参照）。
【００７９】
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及びランタノイドから選ばれた一種以上の元素を含有する。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
【００８０】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
【００８１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８２】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【００８３】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００８４】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
【００８５】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
【００８６】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
【００８７】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【００８８】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
【００８９】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
【００９０】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
【００９１】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９２】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【００９３】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００９４】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
【００９５】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【００９６】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
【００９７】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
【００９８】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【００９９】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１００】
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１０１】
次に、酸化物半導体層１４０に接するように、ソース層１４２ａ及びドレイン層１４２ｂを形成する（図５（Ｆ）参照）。ソース層１４２ａ及びドレイン層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
【０１０２】
当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１０３】
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
【０１０４】
トランジスタのチャネル長（Ｌ）は、ソース層１４２ａの下端部と、ドレイン層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
【０１０５】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１０６】
また、酸化物半導体層１４０とソース層１４２ａの間、又は酸化物半導体層１４０とドレイン層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層１４２ａ及びドレイン層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
【０１０７】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１０８】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１０９】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図５（Ｇ）参照）。
【０１１０】
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１１１】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
【０１１２】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
【０１１３】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
【０１１４】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
【０１１５】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
【０１１６】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１１７】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
【０１１８】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁膜１３８に対し、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース層１４２ａ、ドレイン層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１１９】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース層１４２ａ、ドレイン層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１２０】
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図６（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１２１】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄを形成する（図６（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
【０１２２】
＜変形例＞
図７乃至図１０には、トランジスタ１６４の構成の変形例を示す。つまり、トランジスタ１６０の構成は上記と同様である。
【０１２３】
図７には、酸化物半導体層１４０の下にゲート層１３６ｄを有し、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において接する構成のトランジスタ１６４を示す。
【０１２４】
図７に示す構成と図３に示す構成の大きな相違点として、ソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図３に示す構成では、酸化物半導体層１４０の上側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接するのに対して、図７に示す構成では、酸化物半導体層１４０の下側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３と同様である。
【０１２５】
具体的には、図７に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
【０１２６】
図８には、酸化物半導体層１４０の上にゲート層１３６ｄを有するトランジスタ１６４を示す。ここで、図８（Ａ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図８（Ｂ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
【０１２７】
図３又は図７に示す構成と図８に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート層１３６ｄを有する点である。また、図８（Ａ）に示す構成と図８（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３などと同様である。
【０１２８】
具体的には、図８（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域のゲート層１３６ｄと、を有する。
【０１２９】
また、図８（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０、ソース層１４２ａ、及びドレイン層１４２ｂ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０１３０】
なお、図８に示す構成では、図３に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図３などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
【０１３１】
図９には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０１３２】
図９（Ａ）に示す構成と図９（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３などと同様である。
【０１３３】
具体的には、図９（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
【０１３４】
また、図９（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上のゲート層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、を有する。
【０１３５】
なお、図９に示す構成においても、図３に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１３６】
図１０には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
【０１３７】
図１０（Ａ）に示す構成と図１０（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図３などと同様である。
【０１３８】
具体的には、図１０（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０１３９】
また、図１０（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられたゲート層１３６ｄと、を有する。なお、ゲート層１３６ｄは、ゲート絶縁膜１３８を介して、酸化物半導体層１４０と重畳する領域に設けられる。
【０１４０】
なお、図１０に示す構成においても、図３に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１４１】
本実施の形態では、トランジスタ１６０上にトランジスタ１６４を積層して形成する例について説明したが、トランジスタ１６０及びトランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ１６０及びトランジスタ１６４を形成することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設けても良い。
【０１４２】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１４３】
（実施の形態４）
本実施形態は上記実施の形態に示した記憶装置を有する半導体装置の使用例として、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ５００を示す（図１１参照）。
【０１４４】
ＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２を有する。信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２を有する。メモリ回路５０９は上記実施の形態に示した半導体装置を有する。
【０１４５】
アンテナ回路５０１によって受信された通信信号は復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
【０１４６】
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は、復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号は、メモリコントロール回路５０８に送られる。メモリコントロール回路５０８は、メモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、当該データを論理回路５１０に送る。論理回路５１０では当該データに対してエンコード処理を行う。その後、エンコード処理された当該データは、アンプ５１１で増幅され、これに基づいて変調回路５１２は搬送波に変調をかける。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグ５００からの信号を認識する。
【０１４７】
整流回路５０３に入った搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。
【０１４８】
信号処理回路５０２とアンテナ回路５０１におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路５０２をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路５０２の一面を電極にしてアンテナに貼り付ける。信号処理回路５０２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ：異方性導電性フィルム）を用いることができる。
【０１４９】
アンテナは、信号処理回路５０２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。
【０１５０】
整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する。
【０１５１】
ＲＦＩＤタグ５００はバッテリー５６１を有してもよい（図１２参照）。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路（復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２など）に電源電圧を供給する。
【０１５２】
整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。ＲＦＩＤタグ５００にアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ることができる。
【０１５３】
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。
【０１５４】
（実施の形態５）
本実施の形態では、上記の実施の形態に示した半導体装置の使用例について図１３を参照して説明する。
【０１５５】
図１３に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１３（Ｃ）参照）、乗り物類（自転車等、図１３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１３（Ｅ）、図１３（Ｆ）参照）等に設けて使用することができる。
【０１５６】
半導体装置１５００は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。
【０１５７】
以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。
【符号の説明】
【０１５８】
１０ トランジスタ
１１ トランジスタ
２０ トランジスタ
２１ トランジスタ
２２ 容量素子
２３ 書き込みワード線
２４ 読み出しワード線
２５ 読み出しビット線
２６ 書き込みビット線
２７ 固定電位線
３０ トランジスタ
３１ トランジスタ
３２ 容量素子
３３ 書き込みワード線
３４ 読み出しワード線
３５ ビット線
４０ 記憶素子
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁膜
１０８ｂ 絶縁層
１１０ａ ゲート層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース層
１３０ｂ ドレイン層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート層
１３８ ゲート絶縁膜
１４０ 酸化物半導体層
１４２ａ ソース層
１４２ｂ ドレイン層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６４ トランジスタ
５００ ＲＦＩＤタグ
５０１ アンテナ回路
５０２ 信号処理回路
５０３ 整流回路
５０４ 電源回路
５０５ 復調回路
５０６ 発振回路
５０７ 論理回路
５０８ メモリコントロール回路
５０９ メモリ回路
５１０ 論理回路
５１１ アンプ
５１２ 変調回路
１５００ 半導体装置
【特許請求の範囲】
【請求項１】
酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する半導体装置の駆動方法であって、
書き込み期間において、前記トランジスタのゲートに第１の電位を与え、前記トランジスタをオン状態とし、前記トランジスタを介して前記ノードに正電荷を蓄積し、
前記書き込み期間に続く反転期間において、前記トランジスタのゲートに負電位である第２の電位を与え、前記トランジスタをオフ状態とし、
前記反転期間に続く保持期間において、前記トランジスタのゲートに前記第１の電位より低く且つ前記第２の電位よりも高い第３の電位を与えることで、前記トランジスタのオフ状態を維持し、前記ノードに蓄積された正電荷の保持を行う半導体装置の駆動方法。
【請求項２】
請求項１において、
前記反転期間において前記トランジスタのゲートに前記第２の電位を与えることで、前記書き込み期間において前記ノードに蓄積された正電荷の一部を、前記酸化物半導体層内又は前記酸化物半導体層及びゲート絶縁膜の界面にトラップする半導体装置の駆動方法。
【請求項３】
請求項１又は請求項２において、
前記ノードに保持される正電荷の多寡に応じて、多値の情報を判別する半導体装置の駆動方法。
【請求項１】
酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する半導体装置の駆動方法であって、
書き込み期間において、前記トランジスタのゲートに第１の電位を与え、前記トランジスタをオン状態とし、前記トランジスタを介して前記ノードに正電荷を蓄積し、
前記書き込み期間に続く反転期間において、前記トランジスタのゲートに負電位である第２の電位を与え、前記トランジスタをオフ状態とし、
前記反転期間に続く保持期間において、前記トランジスタのゲートに前記第１の電位より低く且つ前記第２の電位よりも高い第３の電位を与えることで、前記トランジスタのオフ状態を維持し、前記ノードに蓄積された正電荷の保持を行う半導体装置の駆動方法。
【請求項２】
請求項１において、
前記反転期間において前記トランジスタのゲートに前記第２の電位を与えることで、前記書き込み期間において前記ノードに蓄積された正電荷の一部を、前記酸化物半導体層内又は前記酸化物半導体層及びゲート絶縁膜の界面にトラップする半導体装置の駆動方法。
【請求項３】
請求項１又は請求項２において、
前記ノードに保持される正電荷の多寡に応じて、多値の情報を判別する半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−３８３２（Ｐ２０１２−３８３２Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１１−１０９２９６（Ｐ２０１１−１０９２９６）
【出願日】平成２３年５月１６日（２０１１．５．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２３年５月１６日（２０１１．５．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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