【課題】複数のメモリを有効活用し、ＣＰＵの負担を軽減することでメモリの迅速な試験が可能な半導体装置、半導体装置におけるメモリの試験方法および試験プログラムを得ること。
【解決手段】半導体装置１０のメモリのうちの異常のないメモリに試験データを書き込み、試験の対象の他のメモリにアドレスを順時指定してデータコピー手段１４で試験データをコピーする。その後、両メモリの領域を順次切り替えながら対応する領域ごとにデータを読み出して排他的論理和手段１６で排他的論理和をとり、全領域についてこれらの論理和が「０」のとき、試験の対象となるメモリを正常であると判別する。 （もっと読む）

【課題】所望の動作周波数での高速テストが可能である半導体装置及びそのテスト方法を提供すること。
【解決手段】ＳｉＰ１０１は、ロジックチップ１０３Ａとメモリチップ１０３Ｂを備える。メモリチップ１０３Ｂは試験対象となるメモリ回路を備え、ロジックチップ１０３Ａは、内部ロジック回路２０と、これに電気的に接続されたテスト処理回路２１とを備える。テスト処理回路２１は、メモリ回路のアクセス端子と接続され、外部端子２３_ｎから入力されるテスト信号をアクセス端子に供給してメモリ回路のテストを実行するものであって、信号遅延を調整する高速テスト制御回路を有し、実動作速度での高速テストを実行する際には、外部端子２３_ｎから供給されるテスト信号を、高速テスト制御回路を介してアクセス端子に供給する。 （もっと読む）

【課題】半導体装置上の高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供する。
【解決手段】半導体記憶装置８２２と論理回路１２３とを有する半導体装置８２７において、半導体記憶装置８２２は２つのメモリアレイ領域８０２ａ，８０２ｂを備え、一方の出力をもう一方の入力として、かつ各々の読み出し書き込み制御が逆にできるようにして、半導体記憶装置８２２自体で検査できるようにする。 （もっと読む）

【課題】外部から直接にアクセスできない複数のチップのいずれが不良であるかを判定するＢＩＳＴ機能を有するシステムインパッケージ。
【解決手段】本発明のシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。 （もっと読む）

【課題】迅速にメモリの不良検出作業を開始すること。
【解決手段】本発明にかかるメモリの検査方法は、被検査データが格納されたメモリの検査方法であって、転送回路において、予め登録された転送設定情報に基づき、メモリから被検査データを読み出すステップと、転送回路において、読み出した被検査データを検査回路へ転送するステップと、検査回路において、転送された被検査データと、被検査データの参照用検査コードとを用いて当該メモリの検査を行う検査ステップと、を含む。 （もっと読む）

【課題】テストパッドを増加することなくテストを可能とするメモリカード装置を提供する。
【解決手段】コントローラ１４は、第１、第２のメモリ１２，１３に接続されている。テストパッドＴＰ１は、第１のメモリ１２とコントローラ１４を接続するバス１８に設けられている。転送回路２０は、コントローラ１４に設けられ、テストパッドＴＰ１に供給されたテストデータを第２のメモリ１３に転送する。 （もっと読む）

【課題】接続されるメモリに救済回路が搭載されている否かに拘わらず、接続されるメモリの救済を容易に可能にする半導体装置を提供する。
【解決手段】半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。また、半導体装置１は、パワーオンリセット時にeFuseマクロ１３に保持されたアドレスに基づいて、ビット不良のアドレスへのデータの書き込みまたは読み出し時にリペアレジスタ５１を使用するように制御するアドレスコントローラ４４とを有する。 （もっと読む）

【課題】テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法を提供する。
【解決手段】半導体記憶装置は、不揮発性メモリ１１と前記不揮発性メモリの入出力データを格納するバッファ１３とを備える主記憶部１と、揮発性メモリを備える前記主記憶部のバッファ部２と、データ入出力ピンを有する自己テストインターフェイス５０と、前記主記憶部と前記バッファ部とを制御する制御部３０とを具備し、前記制御部は、前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し（Ｓ１）、前記バッファの格納データを、前記揮発性メモリへ書き込み（Ｓ２）、前記揮発性メモリから読み出したデータを前記バッファへ格納し（Ｓ４）、前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる（Ｓ５）。 （もっと読む）

【課題】メモリへアクセスするフリップフロップとメモリ間のアクセスパスのスピードテストをメモリＢＩＳＴ回路でテストすることを可能とする。
【解決手段】メモリＢＩＳＴ回路２を用いたテストのとき、メモリＢＩＳＴ回路２からのアドレスおよびコントロール信号を選択出力し、メモリＢＩＳＴ回路を用いたテスト以外のとき、ＣＰＵのアドレスおよびコントロール信号を選択出力するセレクタ１１と、メモリＢＩＳＴ回路を用いたテストのとき、メモリＢＩＳＴ回路からのライトデータを選択出力し、メモリＢＩＳＴ回路を用いたテスト以外のとき、ＣＰＵのライトデータを選択出力するセレクタ１２と、セレクタ１１の出力をサンプルするフリップフロップ１３と、セレクタ１２の出力をサンプルするフリップフロップ１４と、を備え、フリップフロップ１３、１４から出力されるアドレスおよびコントロール信号、ライトデータがメモリ３のアドレスおよびコントロール端子、ライトデータ端子に入力される。 （もっと読む）