メモリカード装置
【課題】テストパッドを増加することなくテストを可能とするメモリカード装置を提供する。
【解決手段】コントローラ１４は、第１、第２のメモリ１２，１３に接続されている。テストパッドＴＰ１は、第１のメモリ１２とコントローラ１４を接続するバス１８に設けられている。転送回路２０は、コントローラ１４に設けられ、テストパッドＴＰ１に供給されたテストデータを第２のメモリ１３に転送する。
【解決手段】コントローラ１４は、第１、第２のメモリ１２，１３に接続されている。テストパッドＴＰ１は、第１のメモリ１２とコントローラ１４を接続するバス１８に設けられている。転送回路２０は、コントローラ１４に設けられ、テストパッドＴＰ１に供給されたテストデータを第２のメモリ１３に転送する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤフラッシュメモリとそのコントローラを搭載したメモリカード装置に係わり、特に、ＮＡＮＤフラッシュメモリのテストに関する。
【背景技術】
【０００２】
例えばＮＡＮＤフラッシュメモリとそのコントローラを搭載したメモリカードが種々開発されている。メモリカードは、小型化、大容量化、高速化の要求に伴い、実装密度が高まっている。そこで、一層の小型化が図られたmicroＳＤカードＴＤやminiＳＤＴＤカードが開発されている。この種のカードは、コントローラとＮＡＮＤフラッシュメモリが一緒にパッケージされたＳｉＰ（Silicon in Package）が採用されている。
【０００３】
ところで、この種のメモリカードは、製造時にＮＡＮＤフラッシュメモリがテストされる。このテストは、ＮＡＮＤコントローラとＮＡＮＤフラッシュメモリとの間のバスに設けられたテストパッドにテスタのプローブが接触されて実施される。従来、ＮＡＮＤコントローラとＮＡＮＤフラッシュメモリのバスは１系統であった。このため、バスに設けられた複数のテストパッドにプローブを接触させることが可能であった。
【０００４】
しかし、近時、メモリカードのさらなる大容量化に伴いＮＡＮＤフラッシュメモリチップの積層数が増加し、ＮＡＮＤコントローラとＮＡＮＤフラッシュメモリの間のバスが複数系統設けられたメモリカードが開発されている。また、ＮＡＮＤフラッシュメモリのバス幅が拡張された場合、ＮＡＮＤフラッシュメモリとＮＡＮＤコントローラとの間のバスが増加する。
【０００５】
このように、ＮＡＮＤフラッシュメモリとＮＡＮＤコントローラとの間のバスが増加した場合、これらバスに接続されるテストパッドの数を増加する必要がある。しかし、上記のように小型化されたメモリカードの場合、テストパッドを増加することが困難である。
【０００６】
そこで、プローブの位置精度を高めることなく、メモリのデータ入出力パッドのピッチを狭くする技術が開発されている（例えば特許文献１参照）。しかし、この技術によっても複数系統のバスやバス幅が拡張されたメモリカードに対応することは困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２９９９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、テストパッドを増加することなくテストを可能とするメモリカード装置を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明のメモリカードの第１の態様は、第１、第２のメモリと、前記第１、第２のメモリに接続されたコントローラと、前記第１のメモリと前記コントローラを接続するバスに設けられたテストパッドと、前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のメモリに転送する転送回路とを具備することを特徴とする。
【００１０】
本発明のメモリカードの第２の態様は、第１、第２のバスを有するメモリと、前記第１、第２のバスが接続されたコントローラと、前記第１のバスに設けられたテストパッドと、前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のバスに転送する転送回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明は、テストパッドを増加することなくテストを可能とするメモリカード装置を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１の一部の構成を示す回路図。
【図３】図２の変形例を示す回路図。
【図４】本発明の第２の実施形態を示す構成図。
【図５】本発明の第３の実施形態を示す構成図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係るメモリカードを示している。第１の実施形態はメモリカードが例えば２系統のＮＡＮＤフラッシュメモリを有する場合を示している。
【００１５】
図１において、メモリカード１１は、例えば第１のＮＡＮＤフラッシュメモリ１２、第２のＮＡＮＤフラッシュメモリ１３、コントローラ１４、及びホストＩＦ（interface）１５を有している。第１、第２のＮＡＮＤフラッシュメモリ１２、１３のそれぞれは、例えば複数のＮＡＮＤフラッシュメモリチップが積層されて構成されている。
【００１６】
ホストＩＦ１５は、コントローラ１４及び図示せぬ接続端子に接続され、図示せぬホスト機器とデータ及び制御信号を授受する。コントローラ１４は、メモリカード１１全体を制御するものであり、図示せぬマイクロプロセッサ、マイクロプロセッサの動作プログラム等が格納されたＲＯＭ（Read Only Memory）、ワーク領域としてのＲＡＭ(Random Access Memory)などを有している。
【００１７】
さらに、コントローラ１４は、第１、第２のＮＡＮＤバスＩＦ１６，１７、及びデータ転送回路２０を有している。第１のＮＡＮＤバスＩＦ１６と第１のＮＡＮＤフラッシュメモリ１２は、第１のバス１８により接続され、第２のＮＡＮＤバスＩＦ１７と第２のＮＡＮＤフラッシュメモリ１３は、第２のバス１９により接続されている。
【００１８】
第１のバス１８は、例えばチップイネーブル信号ＣＥ１を転送する配線、書き込みイネーブル信号／ＷＥを転送する配線、読み出しイネーブル信号／ＲＥを転送する配線、及び８ビットのデータＤＴ［０：７］及び図示せぬクロック信号イネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥを転送する配線などにより構成されている。
【００１９】
第２のバス１９も同様に、チップイネーブル信号ＣＥ２を転送する配線、書き込みイネーブル信号／ＷＥを転送する配線、読み出しイネーブル信号／ＲＥを転送する配線、及び８ビットのデータＤＴ［０：７］、クロック信号イネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥを転送する配線などにより構成されている。
【００２０】
第１のバス１８のチップイネーブル信号ＣＥ１、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、８ビットのデータＤＴ［０：７］、及び図示せぬクロック信号イネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥを転送する配線は、それぞれテストパッドＴＰ１を有している。このため、ＮＡＮＤテスタ２１は、テスト時に、これらテストパッドＴＰ１を介して第１のＮＡＮＤフラッシュメモリ１２を直接アクセスすることができる。
【００２１】
また、第１のバス１９は、チップイネーブル信号ＣＥ２を転送する配線のみがテストパッドＴＰ２を有し、データ配線などはテストパッドを有していない。このため、ＮＡＮＤテスタ２１は、テスト時に、第２のＮＡＮＤフラッシュメモリ１３を直接アクセスすることができない。
【００２２】
そこで、コントローラ１４は、第１のＮＡＮＤバスＩＦ１６と第２のＮＡＮＤバスＩＦ１７に接続されたデータ転送回路２０を有している。このデータ転送回路２０は、例えば双方向バッファであり、メモリカード１１のテスト時に、第１のバス１８に供給されたテストデータや書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥなどを、第１のＮＡＮＤバスＩＦ１６を介して受け、この受けたデータや信号をそのまま第１のＮＡＮＤバスＩＦ１７、及び第２のバス１９のデータ配線を介して第２のＮＡＮＤフラッシュメモリ１３に転送する。
【００２３】
また、データ転送回路２０は、第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータを第２のバス１９のデータ配線及び第２のＮＡＮＤバスＩＦ１７を介して受け、このデータを第１のＮＡＮＤバスＩＦ１６、第１のバス１８のデータ配線を介してＮＡＮＤテスタ２１に転送する。
【００２４】
データ転送回路２０は、データに関して双方向である必要があるが、制御信号に対しては、双方向である必要はなく、第１のＮＡＮＤバスＩＦ１６から第２のＮＡＮＤバスＩＦ１７に制御信号を転送できればよい。
【００２５】
図２は、データ転送回路２０の一例を示すものである。図２は、データＤＴ［０：７］のうち１ビット分の構成を示しており、残りのビットに対しても同様の構成とされている。データ転送回路２０は、バッファ２０ａ、２０ｂ、２０ｃ、２０ｄ、及びこれらバッファ２０ａ、２０ｂ、２０ｃ、２０ｄを切り替える切換回路２０ｈにより構成されている。
【００２６】
バッファ２０ａ、２０ｂは、第１のバス１８のデータ配線と第２のバス１９のデータ配線の間に直列接続され、第１のバス１８から第２のバス１９へデータを転送する。また、バッファ２０ｃ、２０ｄは、第２のバス１９のデータ配線と第１のバス１８のデータ配線の間に直列接続され、第２のバス１９から第１のバス１８へデータを転送する。
【００２７】
切換回路２０ｈは、フリップフロップ回路２０ｃとアンド回路２０ｆ、及びインバータ回路２０ｇにより構成されている。書き込みイネーブル信号／ＷＥはアンド回路２０ｆの入力端に供給され、クロックイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは反転されてアンド回路２０ｆの入力端に供給される。アンド回路２０ｆの出力信号は、フリップフロップ回路２０ｃの一方入力端に供給され、読み出しイネーブル信号／ＲＥは、フリップフロップ回路２０ｃの他方入力端に供給されている。フリップフロップ回路２０ｃの出力信号は、バッファ２０ｄの反転制御入力端に供給されるとともに、インバータ回路２０ｇを介してバッファ２０ｂの反転制御入力端に供給される。
【００２８】
テストデータの書き込み時、読み出しイネーブル信号／ＲＥは、ハイレベルとされ、書き込みイネーブル信号／ＷＥは、ローレベルとされる。このため、フリップフロップ回路２０ｃの出力信号ＤＲＣは、ハイレベルとなる。この信号ＤＲＣはインバータ回路２０ｇを介してバッファ２０ｂの反転制御入力端に供給される。このため、バッファ２０ｂがアクティブとされる。また、ハイレベルの信号ＤＲＣが反転制御入力端に供給されるバッファ２０ｄは、インアクティブとされる。したがって、データ転送回路２０は、第１のバス１８から第２のバス１９へデータが転送可能とされる。
【００２９】
また、データの読み出し時、読み出しイネーブル信号／ＲＥは、ローレベルとされ、書き込みイネーブル信号／ＷＥは、ハイレベルとされる。このため、フリップフロップ回路２０ｃの出力信号ＤＲＣは、ローレベルとなる。この信号ＤＲＣはインバータ回路２０ｇを介してバッファ２０ｂの反転制御入力端に供給される。このため、バッファ２０ｂはインアクティブとされる。また、ローレベルの信号ＤＲＣが反転制御入力端に供給されるバッファ２０ｄは、アクティブとされる。したがって、データ転送回路２０は、第２のバス１９から第１のバス１８へデータが転送可能とされる。
【００３０】
テスト時において、各テストパッドＴＰ１、ＴＰ２には、ＮＡＮＤテスタ２１のプローブが接触される。第１、第２のＮＡＮＤフラッシュメモリ１２、１３にデータを書き込む場合、ＮＡＮＤテスタ２１から各配線に対応するチップイネーブル信号ＣＥ１、ＣＥ２、書き込みイネーブル信号／ＷＥ、８ビットのテストデータＤＴ［０：７］アドレス信号などが対応するテストパッドＴＰ１、ＴＰ２に供給される。テストパッドＴＰ１に供給されたテストデータＤＴは、第１のバス１８を介して第１のＮＡＮＤフラッシュメモリ１２に直接書き込まれるとともに、第１のＮＡＮＤバスＩＦ、データ転送回路２０、第２のＮＡＮＤバスＩＦ１７、第２のバス１９を介して第２のＮＡＮＤフラッシュメモリ１３に供給され、第２のＮＡＮＤフラッシュメモリ１３に書き込まれる。
【００３１】
一方、データの読み出し時、ＮＡＮＤテスタ２１からチップイネーブル信号ＣＥ１、ＣＥ２、読み出しイネーブル信号／ＲＥ、及びアドレス信号などが各配線に対応して出力される。第１のＮＡＮＤフラッシュメモリ１２は、これらの信号に応じて前記書き込まれたテストデータを読み出し、第１のバス１８に供給する。第１のバス１８のデータはＮＡＮＤテスタ２１に送られる。
【００３２】
また、第２のＮＡＮＤフラッシュメモリ１３は、第１のバス１８、第１のＮＡＮＤバスＩＦ１６、データ転送回路２０、第２のＮＡＮＤバスＩＦ１７、第２のバス１９を介して供給された読み出しイネーブル信号／ＲＥに応じてテストデータを読み出す。この読み出されたテストデータは、第２のバス１９、第２のＮＡＮＤバスＩＦ１７、データ転送回路２０、第１のＮＡＮＤバスＩＦ１６、第１のバス１８を介してＮＡＮＤテスタ２１に供給される。ＮＡＮＤテスタ２１は、第１のＮＡＮＤフラッシュメモリ１２から読み出されたテストデータと第２のＮＡＮＤフラッシュメモリ１３から読み出されたテストデータを比較し、比較結果に基づき第１、第２のＮＡＮＤフラッシュメモリ１２、１３を評価する。
【００３３】
上記第１の実施形態によれば、コントローラ１４内に第１のＮＡＮＤバスＩＦ１６と第２のＮＡＮＤバスＩＦ１７に接続されたデータ転送回路２０を設け、テストデータの書き込み時、第１のバス１８に供給されたテストデータを第２のＮＡＮＤバスＩＦ１７、第２のバス１９を介して第２のＮＡＮＤフラッシュメモリ１３に転送している。また、テストデータの読み出し時、第２のＮＡＮＤフラッシュメモリ１３から読み出されたテストデータを第２のバス１９、第２のＮＡＮＤバスＩＦ１７、データ転送回路２０、第１のＮＡＮＤバスＩＦ１６、第１のバス１８を介してＮＡＮＤテスタ２１に転送している。このため、第２のバス１９にデータ転送用の複数のテストパッドＴＰ２を設けることなくテストを行うことができる。したがって、メモリカード１１が、小型化、大容量化された場合においても、テストパッドの数を増加することなくテストを行うことができる。
【００３４】
また、データ転送回路２０を用いることにより、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３とにほぼ同時に、同じデータを書き込むことができるため、メモリ容量がさらに増加された場合においても、第１、第２のＮＡＮＤフラッシュメモリ１２、１３のテスト時間を短縮することができる。
【００３５】
図３は、データ変換回路２２を示している。このデータ変換回路２２は、データ転送回路２０の変形例を示すものであり、図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３６】
図２に示すデータ転送回路２０は、第１のバス１８、又は第２のバス１９を介して供給されたデータをそのまま、第２のバス１９、又は第１のバス１８に供給した。これに対して、図３に示すデータ変換回路２２は、転送データを反転可能とされている。
【００３７】
図３において、図２に示すバッファ２０ａ、２０ｃが、インバータ回路２０ｉ、２０ｊに変更されている。このため、データ変換回路２２を図１のデータ転送回路２０に置き換えた場合、データの書き込み時、テストデータを反転することができる。このため、第１のＮＡＮＤフラッシュメモリ１２と異なるデータを第２のＮＡＮＤフラッシュメモリ１３に書き込むことができる。
【００３８】
また、データの読み出し時、第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータを反転し、元に戻すことができる。
【００３９】
このように、図１に示すデータ転送回路２０に代えてデータ変換回路２２を設けることにより、ＮＡＮＤテスタ２１から供給されるテストデータを変換することができる。このため、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３とに、異なるパターンのデータを書き込み、読み出すことができる。
【００４０】
（第２の実施形態）
図４は、第２の実施形態を示すものであり、第１の実施形態に示すコントローラ１４は、比較器３１をさらに有している。比較器３１の一方入力端は、第１のＮＡＮＤバスＩＦ１６を介して第１のＮＡＮＤフラッシュメモリ１２に接続された第１のバス１８のデータ配線に接続され、他方入力端は、第２のＮＡＮＤバスＩＦ１７を介して第２のＮＡＮＤフラッシュメモリ１３に接続された第２のバス１９のデータ配線に接続されている。
【００４１】
上記構成において、ＮＡＮＤテスタ２１から出力されるテストデータは、第１の実施形態と同様に、第１のＮＡＮＤフラッシュメモリ１２に書き込まれるとともに、データ転送回路２０を介して第２のＮＡＮＤフラッシュメモリ１３に書き込まれる。したがって、第１、第２のＮＡＮＤフラッシュメモリ１２、１３には、同一のテストデータが書き込まれる。
【００４２】
一方、テストデータの読み出し時、第１のＮＡＮＤフラッシュメモリ１２から読み出されたテストデータは、第１のバス１８のデータ配線に設けられた複数のテストパッドＴＰ１を介してＮＡＮＤテスタ２１に供給されるとともに、第１のＮＡＮＤバスＩＦ１６を介して比較器３１の一方入力端に供給される。また、第２のＮＡＮＤフラッシュメモリ１３から読み出されたテストデータは、第２のＮＡＮＤバスＩＦ１７を介して比較器３１の他方入力端に供給される。比較器３１は、これらのテストデータを比較し、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータが等しい場合、一致を示す比較結果を出力する。この比較結果は、例えば第２のＮＡＮＤバスＩＦ１７、第２のチップイネーブル信号ＣＥ２を受けるテストパッドＴＰ２を介してＮＡＮＤテスタ２１に転送される。
【００４３】
ＮＡＮＤテスタ２１は、先ず、第１のＮＡＮＤフラッシュメモリ１２から読み出されたデータが、書き込まれたテストデータと一致するかを判定する。その後、比較器３１から供給された判定結果を取り込み、この判定結果に基づき、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３から正確にデータが読み出せたか否かを判定する。
【００４４】
上記第２の実施形態によれば、コントローラ２０内に比較器３１を設け、この比較器３１により、第１のＮＡＮＤフラッシュメモリ１２から読み出されたデータと第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータを比較し、比較結果をＮＡＮＤテスタ２１に供給している。このため、メモリカード１１内で読み出しデータを比較することができるため、テストの高速化が可能である。
【００４５】
（第３の実施形態）
図５は、第３の実施形態を示している。第１、第２の実施形態は、メモリカード１１内に２系統のＮＡＮＤフラッシュメモリが設けられている場合について説明した。これに対して、第３の実施形態は、メモリカード１１内に１系統のＮＡＮＤフラッシュメモリが設けられ、ＮＡＮＤバスＩＦが例えば８ビットから１６ビットに拡張された場合について説明する。尚、図５において、図１、図４と同一部分には同一符号を付している。
【００４６】
図５において、コントローラ１４は、下位ＮＡＮＤバスＩＦ４２と上位ＮＡＮＤバスＩＦ４３を有している。下位ＮＡＮＤバスＩＦ４２は、下位バス４４を介してＮＡＮＤフラッシュメモリ４１の下位ビット端子に接続され、上位ＮＡＮＤバスＩＦ４３は、上位バス４５を介してＮＡＮＤフラッシュメモリ４１の上位ビット端子に接続されている。
【００４７】
下位バス４４は、第１、第２の実施形態と同様に、例えばチップイネーブル信号ＣＥ１を転送する配線、書き込みイネーブル信号／ＷＥを転送する配線、読み出しイネーブル信号／ＲＥを転送する配線、及び８ビットのデータＤＴ［０：７］を転送する８本の配線などにより構成されている。
【００４８】
上位バス４５は、例えば比較器の比較結果を転送する配線、及び８ビットのデータＤＴ［０：７］を転送する８本の配線などにより構成されている。
【００４９】
下位バス４４のチップイネーブル信号ＣＥ１、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、及び８ビットのデータＤＴ［０：７］を転送する８本の配線などは、それぞれテストパッドＴＰ１を有している。このため、ＮＡＮＤテスタ２１は、テスト時に、これらテストパッドＴＰ１を介してＮＡＮＤフラッシュメモリ４１の下位ビットを直接アクセスすることができる。
【００５０】
また、上位バス４５は、テスト時に後述する比較器３０の比較結果を転送する配線のみがテストパッドＴＰ２を有し、データ配線などはテストパッドを有していない。このため、ＮＡＮＤテスタ２１は、テスト時に、ＮＡＮＤフラッシュメモリ４１の上位ビットを直接アクセスすることができない。
【００５１】
下位ＮＡＮＤバスＩＦ４２と上位ＮＡＮＤバスＩＦ４３の間には、データ転送回路２０、及び比較器３１が設けられている。この比較器３１は省略可能である。また、データ転送回路２０は、データ変換回路２２に変更することも可能である。
【００５２】
上記構成において、ＮＡＮＤフラッシュメモリのテスト時、ＮＡＮＤテスタ２１のプローブが各テストパッドＴＰ１、ＴＰ２に接触される。この状態において、テストデータを書き込む場合、ＮＡＮＤテスタ２１から、出力されたテストデータは下位バス４４を介して直接ＮＡＮＤフラッシュメモリ４１の下位ビット側に供給される。
【００５３】
一方、ＮＡＮＤフラッシュメモリ４１の上位ビット側にテストデータを書き込む場合、ＮＡＮＤテスタ２１により発行されたテストデータは、下位ＮＡＮＤバスＩＦ４２、データ転送回路２０、上位ＮＡＮＤバスＩＦ４３、及び上位バス４５を介してＮＡＮＤフラッシュメモリ４１の上位ビット側に供給される。このようにして、ＮＡＮＤフラッシュメモリ４１の下位ビット側、及び上位ビット側に同一のテストデータが書き込まれる。
【００５４】
一方、ＮＡＮＤフラッシュメモリ４１からテストデータを読み出す場合、ＮＡＮＤフラッシュメモリ４１の下位ビット側のデータは、下位バス４４、複数のテストパッドＴＰＴＰ１を介してＮＡＮＤテスタ２１に供給される。また、上位バス４５に読み出されたデータは、上位ＮＡＮＤバスＩＦ４３、データ転送回路２０、下位ＮＡＮＤバスＩＦ４２、下位バス４４、テストパッドＴＰ１を介してＮＡＮＤテスタ２１に供給される。ＮＡＮＤテスタ２１は、下位バス４４、上位バス４５を介して読み出されたデータを比較し、ＮＡＮＤメモリ４１を評価する。
【００５５】
また、コントローラ１４内に設けられた比較器３１を用いることも可能である。すなわち、下位バス４４のデータ配線を介してＮＡＮＤフラッシュメモリ４１から読み出されたテストデータは、複数のテストパッドＴＰ１を介してＮＡＮＤテスタ２１に供給される。これとともに、読み出されたテストデータは、下位ＮＡＮＤバスＩＦ４２を介して比較器３１の一方入力端に供給される。また、上位バス４５を介してＮＡＮＤフラッシュメモリ４１から読み出されたテストデータは、上位ＮＡＮＤバスＩＦ４３を介して比較器３１の他方入力端に供給される。比較器３１は、これらのテストデータを比較し、これらデータが等しい場合、一致を示す比較結果を出力する。この比較結果は、例えば上位ＮＡＮＤバスＩＦ４３、テストパッドＴＰ２を介してＮＡＮＤテスタ２１に転送される。
【００５６】
ＮＡＮＤテスタ２１は、先ず、上位バス４４を介してＮＡＮＤフラッシュメモリ４１から読み出されたデータが、書き込まれたテストデータと一致するかを判定する。この後、比較器３１から供給された判定結果を取り込み、この判定結果に基づき、下位バス４４と上位バス４５を介してＮＡＮＤフラッシュメモリ４１から正確にデータが読み出せたか否かを判定する。
【００５７】
上記第３の実施形態によれば、コントローラ１４にデータ転送回路２０を設け、下位バス４４のデータを上位バス４５に転送可能としている。このため、ＮＡＮＤフラッシュメモリ４１のバスが拡張された場合においても、テストパッドを増加することなく、拡張されたバス側にもテストデータを書き込むことができる。したがって、メモリカード１１が、小型化、大容量化された場合においても、テストパッドの数を増加することなくテストを行うことができる。
【００５８】
また、コントローラ１４内に、データ転送回路２０に代えてデータ変換回路２２を設けた場合、ＮＡＮＤテスタ２１から送信されるテストデータを変化させて、上位ビット側に書き込むことができる。このため、下位ビット側と上位ビット側のＮＡＮＤフラッシュメモリ４１に対して、異なるデータパターンを書き込むことが可能である。
【００５９】
さらに、コントローラ１４に設けられた比較器３１により下位バス４４を介して読み出されたデータと、上位バス４５を介して読み出されたデータを比較することができる。したがって、メモリカード１１内で読み出しデータの比較ができるため、テストの高速化が可能である。
【００６０】
尚、本発明は、ＮＡＮＤフラッシュメモリを内蔵したメモリカードに限定されるものではなく、ＮＯＲフラッシュや他のメモリを内蔵したメモリカードに適用可能なことは言うまでもない。
【００６１】
その他、本発明の要旨を変えない範囲において種々実施可能なことは勿論である。
【符号の説明】
【００６２】
１１…メモリカード、１２、１３…第１、第２のＮＡＮＤフラッシュメモリ、１４…コントローラ、１６、１７…ＮＡＮＤバスＩＦ（インターフェース）、１８、１９…第１、第２のバス、２０…データ転送回路、２２…データ変換回路、３１…比較器、４１…ＮＡＮＤフラッシュメモリ、４２，４３…上位、下位ＮＡＮＤバスＩＦ（インターフェース）、４４，４５…下位、上位バス、ＴＰ１、ＴＰ２…テストパッド。
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤフラッシュメモリとそのコントローラを搭載したメモリカード装置に係わり、特に、ＮＡＮＤフラッシュメモリのテストに関する。
【背景技術】
【０００２】
例えばＮＡＮＤフラッシュメモリとそのコントローラを搭載したメモリカードが種々開発されている。メモリカードは、小型化、大容量化、高速化の要求に伴い、実装密度が高まっている。そこで、一層の小型化が図られたmicroＳＤカードＴＤやminiＳＤＴＤカードが開発されている。この種のカードは、コントローラとＮＡＮＤフラッシュメモリが一緒にパッケージされたＳｉＰ（Silicon in Package）が採用されている。
【０００３】
ところで、この種のメモリカードは、製造時にＮＡＮＤフラッシュメモリがテストされる。このテストは、ＮＡＮＤコントローラとＮＡＮＤフラッシュメモリとの間のバスに設けられたテストパッドにテスタのプローブが接触されて実施される。従来、ＮＡＮＤコントローラとＮＡＮＤフラッシュメモリのバスは１系統であった。このため、バスに設けられた複数のテストパッドにプローブを接触させることが可能であった。
【０００４】
しかし、近時、メモリカードのさらなる大容量化に伴いＮＡＮＤフラッシュメモリチップの積層数が増加し、ＮＡＮＤコントローラとＮＡＮＤフラッシュメモリの間のバスが複数系統設けられたメモリカードが開発されている。また、ＮＡＮＤフラッシュメモリのバス幅が拡張された場合、ＮＡＮＤフラッシュメモリとＮＡＮＤコントローラとの間のバスが増加する。
【０００５】
このように、ＮＡＮＤフラッシュメモリとＮＡＮＤコントローラとの間のバスが増加した場合、これらバスに接続されるテストパッドの数を増加する必要がある。しかし、上記のように小型化されたメモリカードの場合、テストパッドを増加することが困難である。
【０００６】
そこで、プローブの位置精度を高めることなく、メモリのデータ入出力パッドのピッチを狭くする技術が開発されている（例えば特許文献１参照）。しかし、この技術によっても複数系統のバスやバス幅が拡張されたメモリカードに対応することは困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２９９９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、テストパッドを増加することなくテストを可能とするメモリカード装置を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明のメモリカードの第１の態様は、第１、第２のメモリと、前記第１、第２のメモリに接続されたコントローラと、前記第１のメモリと前記コントローラを接続するバスに設けられたテストパッドと、前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のメモリに転送する転送回路とを具備することを特徴とする。
【００１０】
本発明のメモリカードの第２の態様は、第１、第２のバスを有するメモリと、前記第１、第２のバスが接続されたコントローラと、前記第１のバスに設けられたテストパッドと、前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のバスに転送する転送回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明は、テストパッドを増加することなくテストを可能とするメモリカード装置を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１の一部の構成を示す回路図。
【図３】図２の変形例を示す回路図。
【図４】本発明の第２の実施形態を示す構成図。
【図５】本発明の第３の実施形態を示す構成図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係るメモリカードを示している。第１の実施形態はメモリカードが例えば２系統のＮＡＮＤフラッシュメモリを有する場合を示している。
【００１５】
図１において、メモリカード１１は、例えば第１のＮＡＮＤフラッシュメモリ１２、第２のＮＡＮＤフラッシュメモリ１３、コントローラ１４、及びホストＩＦ（interface）１５を有している。第１、第２のＮＡＮＤフラッシュメモリ１２、１３のそれぞれは、例えば複数のＮＡＮＤフラッシュメモリチップが積層されて構成されている。
【００１６】
ホストＩＦ１５は、コントローラ１４及び図示せぬ接続端子に接続され、図示せぬホスト機器とデータ及び制御信号を授受する。コントローラ１４は、メモリカード１１全体を制御するものであり、図示せぬマイクロプロセッサ、マイクロプロセッサの動作プログラム等が格納されたＲＯＭ（Read Only Memory）、ワーク領域としてのＲＡＭ(Random Access Memory)などを有している。
【００１７】
さらに、コントローラ１４は、第１、第２のＮＡＮＤバスＩＦ１６，１７、及びデータ転送回路２０を有している。第１のＮＡＮＤバスＩＦ１６と第１のＮＡＮＤフラッシュメモリ１２は、第１のバス１８により接続され、第２のＮＡＮＤバスＩＦ１７と第２のＮＡＮＤフラッシュメモリ１３は、第２のバス１９により接続されている。
【００１８】
第１のバス１８は、例えばチップイネーブル信号ＣＥ１を転送する配線、書き込みイネーブル信号／ＷＥを転送する配線、読み出しイネーブル信号／ＲＥを転送する配線、及び８ビットのデータＤＴ［０：７］及び図示せぬクロック信号イネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥを転送する配線などにより構成されている。
【００１９】
第２のバス１９も同様に、チップイネーブル信号ＣＥ２を転送する配線、書き込みイネーブル信号／ＷＥを転送する配線、読み出しイネーブル信号／ＲＥを転送する配線、及び８ビットのデータＤＴ［０：７］、クロック信号イネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥを転送する配線などにより構成されている。
【００２０】
第１のバス１８のチップイネーブル信号ＣＥ１、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、８ビットのデータＤＴ［０：７］、及び図示せぬクロック信号イネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥを転送する配線は、それぞれテストパッドＴＰ１を有している。このため、ＮＡＮＤテスタ２１は、テスト時に、これらテストパッドＴＰ１を介して第１のＮＡＮＤフラッシュメモリ１２を直接アクセスすることができる。
【００２１】
また、第１のバス１９は、チップイネーブル信号ＣＥ２を転送する配線のみがテストパッドＴＰ２を有し、データ配線などはテストパッドを有していない。このため、ＮＡＮＤテスタ２１は、テスト時に、第２のＮＡＮＤフラッシュメモリ１３を直接アクセスすることができない。
【００２２】
そこで、コントローラ１４は、第１のＮＡＮＤバスＩＦ１６と第２のＮＡＮＤバスＩＦ１７に接続されたデータ転送回路２０を有している。このデータ転送回路２０は、例えば双方向バッファであり、メモリカード１１のテスト時に、第１のバス１８に供給されたテストデータや書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥなどを、第１のＮＡＮＤバスＩＦ１６を介して受け、この受けたデータや信号をそのまま第１のＮＡＮＤバスＩＦ１７、及び第２のバス１９のデータ配線を介して第２のＮＡＮＤフラッシュメモリ１３に転送する。
【００２３】
また、データ転送回路２０は、第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータを第２のバス１９のデータ配線及び第２のＮＡＮＤバスＩＦ１７を介して受け、このデータを第１のＮＡＮＤバスＩＦ１６、第１のバス１８のデータ配線を介してＮＡＮＤテスタ２１に転送する。
【００２４】
データ転送回路２０は、データに関して双方向である必要があるが、制御信号に対しては、双方向である必要はなく、第１のＮＡＮＤバスＩＦ１６から第２のＮＡＮＤバスＩＦ１７に制御信号を転送できればよい。
【００２５】
図２は、データ転送回路２０の一例を示すものである。図２は、データＤＴ［０：７］のうち１ビット分の構成を示しており、残りのビットに対しても同様の構成とされている。データ転送回路２０は、バッファ２０ａ、２０ｂ、２０ｃ、２０ｄ、及びこれらバッファ２０ａ、２０ｂ、２０ｃ、２０ｄを切り替える切換回路２０ｈにより構成されている。
【００２６】
バッファ２０ａ、２０ｂは、第１のバス１８のデータ配線と第２のバス１９のデータ配線の間に直列接続され、第１のバス１８から第２のバス１９へデータを転送する。また、バッファ２０ｃ、２０ｄは、第２のバス１９のデータ配線と第１のバス１８のデータ配線の間に直列接続され、第２のバス１９から第１のバス１８へデータを転送する。
【００２７】
切換回路２０ｈは、フリップフロップ回路２０ｃとアンド回路２０ｆ、及びインバータ回路２０ｇにより構成されている。書き込みイネーブル信号／ＷＥはアンド回路２０ｆの入力端に供給され、クロックイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは反転されてアンド回路２０ｆの入力端に供給される。アンド回路２０ｆの出力信号は、フリップフロップ回路２０ｃの一方入力端に供給され、読み出しイネーブル信号／ＲＥは、フリップフロップ回路２０ｃの他方入力端に供給されている。フリップフロップ回路２０ｃの出力信号は、バッファ２０ｄの反転制御入力端に供給されるとともに、インバータ回路２０ｇを介してバッファ２０ｂの反転制御入力端に供給される。
【００２８】
テストデータの書き込み時、読み出しイネーブル信号／ＲＥは、ハイレベルとされ、書き込みイネーブル信号／ＷＥは、ローレベルとされる。このため、フリップフロップ回路２０ｃの出力信号ＤＲＣは、ハイレベルとなる。この信号ＤＲＣはインバータ回路２０ｇを介してバッファ２０ｂの反転制御入力端に供給される。このため、バッファ２０ｂがアクティブとされる。また、ハイレベルの信号ＤＲＣが反転制御入力端に供給されるバッファ２０ｄは、インアクティブとされる。したがって、データ転送回路２０は、第１のバス１８から第２のバス１９へデータが転送可能とされる。
【００２９】
また、データの読み出し時、読み出しイネーブル信号／ＲＥは、ローレベルとされ、書き込みイネーブル信号／ＷＥは、ハイレベルとされる。このため、フリップフロップ回路２０ｃの出力信号ＤＲＣは、ローレベルとなる。この信号ＤＲＣはインバータ回路２０ｇを介してバッファ２０ｂの反転制御入力端に供給される。このため、バッファ２０ｂはインアクティブとされる。また、ローレベルの信号ＤＲＣが反転制御入力端に供給されるバッファ２０ｄは、アクティブとされる。したがって、データ転送回路２０は、第２のバス１９から第１のバス１８へデータが転送可能とされる。
【００３０】
テスト時において、各テストパッドＴＰ１、ＴＰ２には、ＮＡＮＤテスタ２１のプローブが接触される。第１、第２のＮＡＮＤフラッシュメモリ１２、１３にデータを書き込む場合、ＮＡＮＤテスタ２１から各配線に対応するチップイネーブル信号ＣＥ１、ＣＥ２、書き込みイネーブル信号／ＷＥ、８ビットのテストデータＤＴ［０：７］アドレス信号などが対応するテストパッドＴＰ１、ＴＰ２に供給される。テストパッドＴＰ１に供給されたテストデータＤＴは、第１のバス１８を介して第１のＮＡＮＤフラッシュメモリ１２に直接書き込まれるとともに、第１のＮＡＮＤバスＩＦ、データ転送回路２０、第２のＮＡＮＤバスＩＦ１７、第２のバス１９を介して第２のＮＡＮＤフラッシュメモリ１３に供給され、第２のＮＡＮＤフラッシュメモリ１３に書き込まれる。
【００３１】
一方、データの読み出し時、ＮＡＮＤテスタ２１からチップイネーブル信号ＣＥ１、ＣＥ２、読み出しイネーブル信号／ＲＥ、及びアドレス信号などが各配線に対応して出力される。第１のＮＡＮＤフラッシュメモリ１２は、これらの信号に応じて前記書き込まれたテストデータを読み出し、第１のバス１８に供給する。第１のバス１８のデータはＮＡＮＤテスタ２１に送られる。
【００３２】
また、第２のＮＡＮＤフラッシュメモリ１３は、第１のバス１８、第１のＮＡＮＤバスＩＦ１６、データ転送回路２０、第２のＮＡＮＤバスＩＦ１７、第２のバス１９を介して供給された読み出しイネーブル信号／ＲＥに応じてテストデータを読み出す。この読み出されたテストデータは、第２のバス１９、第２のＮＡＮＤバスＩＦ１７、データ転送回路２０、第１のＮＡＮＤバスＩＦ１６、第１のバス１８を介してＮＡＮＤテスタ２１に供給される。ＮＡＮＤテスタ２１は、第１のＮＡＮＤフラッシュメモリ１２から読み出されたテストデータと第２のＮＡＮＤフラッシュメモリ１３から読み出されたテストデータを比較し、比較結果に基づき第１、第２のＮＡＮＤフラッシュメモリ１２、１３を評価する。
【００３３】
上記第１の実施形態によれば、コントローラ１４内に第１のＮＡＮＤバスＩＦ１６と第２のＮＡＮＤバスＩＦ１７に接続されたデータ転送回路２０を設け、テストデータの書き込み時、第１のバス１８に供給されたテストデータを第２のＮＡＮＤバスＩＦ１７、第２のバス１９を介して第２のＮＡＮＤフラッシュメモリ１３に転送している。また、テストデータの読み出し時、第２のＮＡＮＤフラッシュメモリ１３から読み出されたテストデータを第２のバス１９、第２のＮＡＮＤバスＩＦ１７、データ転送回路２０、第１のＮＡＮＤバスＩＦ１６、第１のバス１８を介してＮＡＮＤテスタ２１に転送している。このため、第２のバス１９にデータ転送用の複数のテストパッドＴＰ２を設けることなくテストを行うことができる。したがって、メモリカード１１が、小型化、大容量化された場合においても、テストパッドの数を増加することなくテストを行うことができる。
【００３４】
また、データ転送回路２０を用いることにより、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３とにほぼ同時に、同じデータを書き込むことができるため、メモリ容量がさらに増加された場合においても、第１、第２のＮＡＮＤフラッシュメモリ１２、１３のテスト時間を短縮することができる。
【００３５】
図３は、データ変換回路２２を示している。このデータ変換回路２２は、データ転送回路２０の変形例を示すものであり、図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３６】
図２に示すデータ転送回路２０は、第１のバス１８、又は第２のバス１９を介して供給されたデータをそのまま、第２のバス１９、又は第１のバス１８に供給した。これに対して、図３に示すデータ変換回路２２は、転送データを反転可能とされている。
【００３７】
図３において、図２に示すバッファ２０ａ、２０ｃが、インバータ回路２０ｉ、２０ｊに変更されている。このため、データ変換回路２２を図１のデータ転送回路２０に置き換えた場合、データの書き込み時、テストデータを反転することができる。このため、第１のＮＡＮＤフラッシュメモリ１２と異なるデータを第２のＮＡＮＤフラッシュメモリ１３に書き込むことができる。
【００３８】
また、データの読み出し時、第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータを反転し、元に戻すことができる。
【００３９】
このように、図１に示すデータ転送回路２０に代えてデータ変換回路２２を設けることにより、ＮＡＮＤテスタ２１から供給されるテストデータを変換することができる。このため、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３とに、異なるパターンのデータを書き込み、読み出すことができる。
【００４０】
（第２の実施形態）
図４は、第２の実施形態を示すものであり、第１の実施形態に示すコントローラ１４は、比較器３１をさらに有している。比較器３１の一方入力端は、第１のＮＡＮＤバスＩＦ１６を介して第１のＮＡＮＤフラッシュメモリ１２に接続された第１のバス１８のデータ配線に接続され、他方入力端は、第２のＮＡＮＤバスＩＦ１７を介して第２のＮＡＮＤフラッシュメモリ１３に接続された第２のバス１９のデータ配線に接続されている。
【００４１】
上記構成において、ＮＡＮＤテスタ２１から出力されるテストデータは、第１の実施形態と同様に、第１のＮＡＮＤフラッシュメモリ１２に書き込まれるとともに、データ転送回路２０を介して第２のＮＡＮＤフラッシュメモリ１３に書き込まれる。したがって、第１、第２のＮＡＮＤフラッシュメモリ１２、１３には、同一のテストデータが書き込まれる。
【００４２】
一方、テストデータの読み出し時、第１のＮＡＮＤフラッシュメモリ１２から読み出されたテストデータは、第１のバス１８のデータ配線に設けられた複数のテストパッドＴＰ１を介してＮＡＮＤテスタ２１に供給されるとともに、第１のＮＡＮＤバスＩＦ１６を介して比較器３１の一方入力端に供給される。また、第２のＮＡＮＤフラッシュメモリ１３から読み出されたテストデータは、第２のＮＡＮＤバスＩＦ１７を介して比較器３１の他方入力端に供給される。比較器３１は、これらのテストデータを比較し、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータが等しい場合、一致を示す比較結果を出力する。この比較結果は、例えば第２のＮＡＮＤバスＩＦ１７、第２のチップイネーブル信号ＣＥ２を受けるテストパッドＴＰ２を介してＮＡＮＤテスタ２１に転送される。
【００４３】
ＮＡＮＤテスタ２１は、先ず、第１のＮＡＮＤフラッシュメモリ１２から読み出されたデータが、書き込まれたテストデータと一致するかを判定する。その後、比較器３１から供給された判定結果を取り込み、この判定結果に基づき、第１のＮＡＮＤフラッシュメモリ１２と第２のＮＡＮＤフラッシュメモリ１３から正確にデータが読み出せたか否かを判定する。
【００４４】
上記第２の実施形態によれば、コントローラ２０内に比較器３１を設け、この比較器３１により、第１のＮＡＮＤフラッシュメモリ１２から読み出されたデータと第２のＮＡＮＤフラッシュメモリ１３から読み出されたデータを比較し、比較結果をＮＡＮＤテスタ２１に供給している。このため、メモリカード１１内で読み出しデータを比較することができるため、テストの高速化が可能である。
【００４５】
（第３の実施形態）
図５は、第３の実施形態を示している。第１、第２の実施形態は、メモリカード１１内に２系統のＮＡＮＤフラッシュメモリが設けられている場合について説明した。これに対して、第３の実施形態は、メモリカード１１内に１系統のＮＡＮＤフラッシュメモリが設けられ、ＮＡＮＤバスＩＦが例えば８ビットから１６ビットに拡張された場合について説明する。尚、図５において、図１、図４と同一部分には同一符号を付している。
【００４６】
図５において、コントローラ１４は、下位ＮＡＮＤバスＩＦ４２と上位ＮＡＮＤバスＩＦ４３を有している。下位ＮＡＮＤバスＩＦ４２は、下位バス４４を介してＮＡＮＤフラッシュメモリ４１の下位ビット端子に接続され、上位ＮＡＮＤバスＩＦ４３は、上位バス４５を介してＮＡＮＤフラッシュメモリ４１の上位ビット端子に接続されている。
【００４７】
下位バス４４は、第１、第２の実施形態と同様に、例えばチップイネーブル信号ＣＥ１を転送する配線、書き込みイネーブル信号／ＷＥを転送する配線、読み出しイネーブル信号／ＲＥを転送する配線、及び８ビットのデータＤＴ［０：７］を転送する８本の配線などにより構成されている。
【００４８】
上位バス４５は、例えば比較器の比較結果を転送する配線、及び８ビットのデータＤＴ［０：７］を転送する８本の配線などにより構成されている。
【００４９】
下位バス４４のチップイネーブル信号ＣＥ１、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、及び８ビットのデータＤＴ［０：７］を転送する８本の配線などは、それぞれテストパッドＴＰ１を有している。このため、ＮＡＮＤテスタ２１は、テスト時に、これらテストパッドＴＰ１を介してＮＡＮＤフラッシュメモリ４１の下位ビットを直接アクセスすることができる。
【００５０】
また、上位バス４５は、テスト時に後述する比較器３０の比較結果を転送する配線のみがテストパッドＴＰ２を有し、データ配線などはテストパッドを有していない。このため、ＮＡＮＤテスタ２１は、テスト時に、ＮＡＮＤフラッシュメモリ４１の上位ビットを直接アクセスすることができない。
【００５１】
下位ＮＡＮＤバスＩＦ４２と上位ＮＡＮＤバスＩＦ４３の間には、データ転送回路２０、及び比較器３１が設けられている。この比較器３１は省略可能である。また、データ転送回路２０は、データ変換回路２２に変更することも可能である。
【００５２】
上記構成において、ＮＡＮＤフラッシュメモリのテスト時、ＮＡＮＤテスタ２１のプローブが各テストパッドＴＰ１、ＴＰ２に接触される。この状態において、テストデータを書き込む場合、ＮＡＮＤテスタ２１から、出力されたテストデータは下位バス４４を介して直接ＮＡＮＤフラッシュメモリ４１の下位ビット側に供給される。
【００５３】
一方、ＮＡＮＤフラッシュメモリ４１の上位ビット側にテストデータを書き込む場合、ＮＡＮＤテスタ２１により発行されたテストデータは、下位ＮＡＮＤバスＩＦ４２、データ転送回路２０、上位ＮＡＮＤバスＩＦ４３、及び上位バス４５を介してＮＡＮＤフラッシュメモリ４１の上位ビット側に供給される。このようにして、ＮＡＮＤフラッシュメモリ４１の下位ビット側、及び上位ビット側に同一のテストデータが書き込まれる。
【００５４】
一方、ＮＡＮＤフラッシュメモリ４１からテストデータを読み出す場合、ＮＡＮＤフラッシュメモリ４１の下位ビット側のデータは、下位バス４４、複数のテストパッドＴＰＴＰ１を介してＮＡＮＤテスタ２１に供給される。また、上位バス４５に読み出されたデータは、上位ＮＡＮＤバスＩＦ４３、データ転送回路２０、下位ＮＡＮＤバスＩＦ４２、下位バス４４、テストパッドＴＰ１を介してＮＡＮＤテスタ２１に供給される。ＮＡＮＤテスタ２１は、下位バス４４、上位バス４５を介して読み出されたデータを比較し、ＮＡＮＤメモリ４１を評価する。
【００５５】
また、コントローラ１４内に設けられた比較器３１を用いることも可能である。すなわち、下位バス４４のデータ配線を介してＮＡＮＤフラッシュメモリ４１から読み出されたテストデータは、複数のテストパッドＴＰ１を介してＮＡＮＤテスタ２１に供給される。これとともに、読み出されたテストデータは、下位ＮＡＮＤバスＩＦ４２を介して比較器３１の一方入力端に供給される。また、上位バス４５を介してＮＡＮＤフラッシュメモリ４１から読み出されたテストデータは、上位ＮＡＮＤバスＩＦ４３を介して比較器３１の他方入力端に供給される。比較器３１は、これらのテストデータを比較し、これらデータが等しい場合、一致を示す比較結果を出力する。この比較結果は、例えば上位ＮＡＮＤバスＩＦ４３、テストパッドＴＰ２を介してＮＡＮＤテスタ２１に転送される。
【００５６】
ＮＡＮＤテスタ２１は、先ず、上位バス４４を介してＮＡＮＤフラッシュメモリ４１から読み出されたデータが、書き込まれたテストデータと一致するかを判定する。この後、比較器３１から供給された判定結果を取り込み、この判定結果に基づき、下位バス４４と上位バス４５を介してＮＡＮＤフラッシュメモリ４１から正確にデータが読み出せたか否かを判定する。
【００５７】
上記第３の実施形態によれば、コントローラ１４にデータ転送回路２０を設け、下位バス４４のデータを上位バス４５に転送可能としている。このため、ＮＡＮＤフラッシュメモリ４１のバスが拡張された場合においても、テストパッドを増加することなく、拡張されたバス側にもテストデータを書き込むことができる。したがって、メモリカード１１が、小型化、大容量化された場合においても、テストパッドの数を増加することなくテストを行うことができる。
【００５８】
また、コントローラ１４内に、データ転送回路２０に代えてデータ変換回路２２を設けた場合、ＮＡＮＤテスタ２１から送信されるテストデータを変化させて、上位ビット側に書き込むことができる。このため、下位ビット側と上位ビット側のＮＡＮＤフラッシュメモリ４１に対して、異なるデータパターンを書き込むことが可能である。
【００５９】
さらに、コントローラ１４に設けられた比較器３１により下位バス４４を介して読み出されたデータと、上位バス４５を介して読み出されたデータを比較することができる。したがって、メモリカード１１内で読み出しデータの比較ができるため、テストの高速化が可能である。
【００６０】
尚、本発明は、ＮＡＮＤフラッシュメモリを内蔵したメモリカードに限定されるものではなく、ＮＯＲフラッシュや他のメモリを内蔵したメモリカードに適用可能なことは言うまでもない。
【００６１】
その他、本発明の要旨を変えない範囲において種々実施可能なことは勿論である。
【符号の説明】
【００６２】
１１…メモリカード、１２、１３…第１、第２のＮＡＮＤフラッシュメモリ、１４…コントローラ、１６、１７…ＮＡＮＤバスＩＦ（インターフェース）、１８、１９…第１、第２のバス、２０…データ転送回路、２２…データ変換回路、３１…比較器、４１…ＮＡＮＤフラッシュメモリ、４２，４３…上位、下位ＮＡＮＤバスＩＦ（インターフェース）、４４，４５…下位、上位バス、ＴＰ１、ＴＰ２…テストパッド。
【特許請求の範囲】
【請求項１】
第１、第２のメモリと、
前記第１、第２のメモリに接続されたコントローラと、
前記第１のメモリと前記コントローラを接続するバスに設けられたテストパッドと、
前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のメモリに転送する転送回路と
を具備することを特徴とするメモリカード装置。
【請求項２】
前記コントローラは、前記テストデータに対応して前記第１、第２のメモリから出力される第１、第２の出力データを比較する比較器を具備することを特徴とする請求項１記載のメモリカード装置。
【請求項３】
第１、第２のバスを有するメモリと、
前記第１、第２のバスが接続されたコントローラと、
前記第１のバスに設けられたテストパッドと、
前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のバスに転送する転送回路と
を具備することを特徴とするメモリカード装置。
【請求項４】
前記コントローラは、前記テストデータに対応して前記第１、第２のバスに出力される第１、第２の出力データを比較する比較器を具備することを特徴とする請求項３記載のメモリカード装置。
【請求項５】
前記転送回路は、前記テストデータを変換するデータ変換部を具備することを特徴とする請求項１又は３に記載のメモリカード装置。
【請求項１】
第１、第２のメモリと、
前記第１、第２のメモリに接続されたコントローラと、
前記第１のメモリと前記コントローラを接続するバスに設けられたテストパッドと、
前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のメモリに転送する転送回路と
を具備することを特徴とするメモリカード装置。
【請求項２】
前記コントローラは、前記テストデータに対応して前記第１、第２のメモリから出力される第１、第２の出力データを比較する比較器を具備することを特徴とする請求項１記載のメモリカード装置。
【請求項３】
第１、第２のバスを有するメモリと、
前記第１、第２のバスが接続されたコントローラと、
前記第１のバスに設けられたテストパッドと、
前記コントローラに設けられ、前記テストパッドに供給されたテストデータを前記第２のバスに転送する転送回路と
を具備することを特徴とするメモリカード装置。
【請求項４】
前記コントローラは、前記テストデータに対応して前記第１、第２のバスに出力される第１、第２の出力データを比較する比較器を具備することを特徴とする請求項３記載のメモリカード装置。
【請求項５】
前記転送回路は、前記テストデータを変換するデータ変換部を具備することを特徴とする請求項１又は３に記載のメモリカード装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２１１２９０（Ｐ２０１０−２１１２９０Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５３７２２（Ｐ２００９−５３７２２）
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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