【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】廃棄されたダイから使用可能なメモリ空間を回収するメモリ容量を有するメモリを回収する方法を提供する。
【解決手段】再構築したメモリ空間の回収方法は、廃棄されたダイを回収し、使用可能なメモリ空間に応用し、規格化又は非規格化のメモリ容量を有するメモリを形成する。再構築したメモリ空間の回収方法は、ブロックエリア、ページエリア及びセルエリアを有するダイを準備するステップと、ダイのブロックエリア、ページエリア及びセルエリアのうちの１つを走査し、ダイに対応したエリア中にテストデータを書き入れ、ダイによりテストデータの読み書き及び比較を行ってテスト結果を得て、このテスト結果に基づき、正常及び異常なブロックエリア、ページエリア又はセルエリアを標記するステップとを含む。 （もっと読む）

【課題】 従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。
【解決手段】 複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する。 （もっと読む）

【課題】アンチヒューズ型のＯＴＰメモリへの書き込み時間を短縮化すること。
【解決手段】書込回路は、ＯＴＰマクロに対して書き込むデータを記憶する記憶部と、前記書き込むデータの書き込みを前記ＯＴＰマクロに実行させる第一の信号を印加し、前記ＯＴＰマクロが記憶しているデータの読み出しを前記ＯＴＰマクロに実行させる第二の信号を印加する制御部と、前記第二の信号に応じて前記ＯＴＰマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較し、比較結果を出力する比較部とを有し、前記制御部は、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う。 （もっと読む）

【課題】マッチ検出にもとづく条件分岐と、論理比較にもとづく条件判定を動的に制御可能な試験装置を提供する。
【解決手段】マッチ制御回路ＭＣは、マッチフラグがアサートされたとき、ピンの値と期待値と比較結果を示すマッチ信号を生成する。フェイルスタックレジスタ１０は、論理比較器ＤＣの出力値を保持する。フラッシュホールドレジスタ１４は、過去にフェイルが発生していないときにアサートされるスタックパス信号と、マッチ信号とを受け、パターンプログラムに記述される第１制御命令の実行サイクルにおいて生成される第１パターン制御信号に応じた一方を保持し、ホールドマッチ信号として出力する。マッチホールドセレクタ１６は、マッチ信号とホールドマッチ信号とを受け、パターンプログラムに記述される第２制御命令の実行サイクルにおいて生成される第２パターン制御信号に応じた一方をピンマッチ信号として出力する。 （もっと読む）

【課題】簡易なテスタにより被試験デバイスの試験を行うことができる試験方法を提供することを課題とする。
【解決手段】各々が記憶回路を有する複数の被試験デバイス（２１１〜２１４）の試験方法であって、試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタン（ＤＴ０〜ＤＴ３）を読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタン（ＰＴＮ０〜ＰＴＮ３）を供給する試験パタン読み出しステップと、前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップとを有する試験方法が提供される。 （もっと読む）

【課題】欠陥箇所を容易に特定できるようにする。
【解決手段】電気的機能部はアクティブモードおよびスタンバイモードに応じて電気的に動作する。この電気的機能部は、アクティブモードでは複数のノードの電圧が変化して所定の電気的動作を行う。また、電気的機能部は、スタンバイモードでは複数のノードのうち少なくとも２つ以上のノードの電位が同一の所定電位となるが、スタンバイモードにおいて外部コマンドが与えられることに応じて同一の所定電位となる２つのノードに電位差が与えられるように構成されている。 （もっと読む）

【課題】フラッシュメモリとその周辺回路との接続性試験を上位アドレス線を含めて適確に行なう。
【解決手段】コマンドデコーダ６０３は、外部ピンからの入力信号が特定のアドレスに対する特定の値の書き込みであることを検出する。ステートデコーダ６０２は、ステートマシン３０７の状態が所定のモードであるＣＦＩクエリモードであるかを判定する。判定回路６０４は、ステートデコーダ６０２がＣＦＩクエリモード配下でコマンドデコーダ６０３の検出出力とに基づいてテストモードになったことを判定する。データ保持回路６０５は、判定回路６０４の判定出力をセットし、テストモードになったことを示すテストモード表示信号４０３を保持する。テストモードにおいては、例えばアドレス線の上位側をデータ線に出力する。 （もっと読む）

【課題】電源供給及びフィードバックを適切に行う試験装置を提供する。
【解決手段】ＤＵＴ（被試験デバイス）を搭載し、ＤＵＴの端子に接続されるフォース入力端子を有するＤＵＴボードに接続されて、ＤＵＴを試験する試験装置であって、ＤＵＴに印加する電圧を出力するフォース出力端子およびＤＵＴに印加された電圧をセンスするセンス入力端子を有する電源部と、フォース入力端子をフォース出力端子に接続すると共に、ＤＵＴボードがＤＵＴの端子に印加された電圧をフィードバックする場合にはフィードバックされた電圧をセンス入力端子へと供給し、ＤＵＴボードがＤＵＴの端子に印加された電圧をフィードバックしない場合にはフォース出力端子およびフォース入力端子の間の電圧をセンス入力端子へと供給する接続部と、を備える試験装置を提供する。 （もっと読む）

【課題】故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させる。
【解決手段】チューニング回路（１０４Ａ）によって、所定の条件下で上記被故障検出回路（１０４Ｂ）のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路（１０３）によって判別して上記被故障検出回路の故障を検出する。これにより、故障検出回路（１０３）の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。 （もっと読む）

【課題】 不揮発メモリを備えた端末装置で、不揮発メモリを脱着する場合でも、不揮発メモリの再書き込みを行う最適な時期を検出し、再書き込みを行う手段を提供する。
【解決手段】 端末装置は、装置内部の温度を検出し、検出した温度に応じて割り込み信号を出力する高温検出カウンタ回路を備え、不揮発メモリのブロックの管理領域には、データが書き込まれた時、及び装置が停止される直前のシステム時間とストレス加速時間とが記録され、装置が再起動される時には、装置が停止される直前のストレス加速時間から継続してストレス加速時間をカウントすることで、不揮発メモリを脱着する場合でも、不揮発メモリの再書き込みを行う最適な時期を検出し、再書き込みすることができる。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の試験装置が試験パタンデータを生成して半導体集積回路へ書き込むことを目的とする。
【解決手段】 上記課題は、半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、を有することを特徴とする半導体集積回路の試験装置により達成される。 （もっと読む）

【課題】正電圧専用のテスタにより、高電圧生成回路、負電圧生成回路の出力をテストすること。
【解決手段】本発明のテスト回路１０は、第１分圧回路１１と、第２分圧回路１２とを具備している。第１分圧回路１１は、接地又は基準電圧生成回路１と高電圧生成回路２間に直列接続され、接地電圧又は基準電圧Ｖｒｅｆと高電圧Ｖｐ間の電圧を分圧して、正電圧専用のテスタにより測定可能な第１正電圧Ｖ１を生成する第１、２の抵抗素子Ｒ１、Ｒ２と、第１正電圧Ｖ１を出力するバッファＢＦとを備えている。第２分圧回路１２は、負電圧生成回路３と基準電圧生成回路１間に直列接続され、負電圧Ｖｎと基準電圧Ｖｒｅｆ間の電圧を分圧して、正電圧専用のテスタにより測定可能な第２正電圧Ｖ２を生成する第１、２の抵抗素子Ｒ１、Ｒ２と、第２正電圧Ｖ２を出力するバッファＢＦとを備えている。 （もっと読む）

【課題】ピンシェアード接続により接続された複数のフラッシュメモリからデータを読み出すときに、読み出し動作の高速化を図ることを目的とする。
【解決手段】ピンシェアード接続されたフラッシュメモリ１Ａおよび１Ｂからデータを読み出すフラッシュメモリのデータ読み出し方法であって、フラッシュメモリ１Ａ、１Ｂに設けられるセルアレイ１０２から読み出したデータをバッファ１０３に転送する転送動作と、バッファ１０３に格納されたデータを外部に出力する出力動作と、を有し、フラッシュメモリ１Ａ、１Ｂのうち１つのフラッシュメモリの転送動作と他のフラッシュメモリの出力動作とをオーバラップさせている。 （もっと読む）

【課題】特別な検査装置を要することなく、基板への実装状態の適否を容易且つ迅速に検査可能な電子部品の提供。
【解決手段】デバイス１に内蔵されたＣＰＵ１４は、Ｉ／Ｆ１７が外部端末３から検査開始コマンドを受信したことを契機として検査処理を開始し、冗長端子１１である検査用端子１３をプルアップ抵抗付きの入力に切り替え、検査用端子１３に所定電圧を印加し、検査用端子１３の入力電圧を検出し、検出した入力電圧を検査結果として外部端末３へ送信する。 （もっと読む）

【課題】容易に不良ブロック登録が可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 （もっと読む）

【課題】半導体試験の全体の試験時間を短縮する。
【解決手段】半導体試験装置１０は、複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付ける受付部と、各半導体記憶装置について第１試験用アドレスに基づく第１試験の試験時間を監視する監視部１０３ａと、監視部１０３ａによって監視された試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、受付部によって受け付けられた第１試験用アドレスを第２試験用アドレスに変換する変換部１０３ｂと、変換部１０３ｂによって変換された第２試験用アドレスを記憶する記憶部１０３ｃと、記憶部１０３ｃに記憶された第２試験用アドレスに基づいて、各半導体記憶装置について第２試験を行う試験部１０２を備える。 （もっと読む）

【課題】内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体を集積した内部回路と、接地電圧が印加される接地端子と、通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備える。 （もっと読む）

【課題】テストパッドを増加することなくテストを可能とするメモリカード装置を提供する。
【解決手段】コントローラ１４は、第１、第２のメモリ１２，１３に接続されている。テストパッドＴＰ１は、第１のメモリ１２とコントローラ１４を接続するバス１８に設けられている。転送回路２０は、コントローラ１４に設けられ、テストパッドＴＰ１に供給されたテストデータを第２のメモリ１３に転送する。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）