システムインパッケージとその試験方法
【課題】外部から直接にアクセスできない複数のチップのいずれが不良であるかを判定するＢＩＳＴ機能を有するシステムインパッケージ。
【解決手段】本発明のシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力する。
【解決手段】本発明のシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験機能を備えた半導体チップを含んで構成されたＳＩＰ（System In Package 、システムインパッケージ）とその試験方法に関するものである。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）、メモリチップ及び論理回路チップなどの複数の半導体装置を同一パッケージに納め、相互のチップをボンディングワイヤにて接続して、１個のパッケージにより大規模なシステムを実現するＳＩＰ構造のＬＳＩが用いられている。
ＳＩＰ構造の半導体集積装置は、パッケージを小型化するため、入力端子数を必要最小限とすることが要求されている。
このため、ＳＩＰは、外部から直接にアクセスする必要のない、チップに関しては、パッケージにそのチップに関する端子を設けない構造となっている。
【０００３】
そのため、論理回路チップなどにＢＩＳＴ（built in self test）の試験回路を組み込み、試験モードとした際に上記試験回路により、論理回路チップ及びメモリチップ間を接続するボンディングワイヤを介して、検査データを相互に送受信させ、この送受信するデータのパターンを工夫することにより、ボンディングの不良箇所を特定することができる。
しかしながら、一方のチップがメモリチップである場合、コマンド及びアドレス信号用のボンディングに不良があった場合、メモリチップが正常に動作しないため、不良箇所を特定することができない。
【０００４】
これを解決するために、ＳＩＰに２つのチップ、例えば論理回路チップ及びメモリチップの２個のチップが混載されている場合、この２つのチップ共にＢＩＳＴの試験回路を設けることで、各ボンディングワイヤの不良箇所を特定する技術が特許文献１に開示されている。
すなわち、それぞれのチップにおいて、試験モードとなった際、一方のチップが任意の端子から出力したデータの論理を、他方のチップが異なる端子から論理を反転して一方のチップに出力する機能を有するＢＩＳＴの試験回路を相互に設けたため、試験用のデータパターンを工夫することにより、コマンド及びアドレス信号用のボンディングに不良箇所を特定することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示すＳＩＰにあっては、ボンディングワイヤの切断箇所としての不良箇所を特定することができるが、搭載されている全てのチップが正常に動作しているとの前提に立っている。
これは、ＳＩＰに搭載されるメモリチップ及び論理回路チップなどが、予め動作試験を行った上で、良品と判定されたもののみを使用しているために不良品が無く、ＳＩＰの故障の主な原因がボンディングワイヤの接続不良にあることに起因している。
【０００７】
ところが、特許文献１のＢＩＳＴ機能においては、ＳＩＰに複数のメモリチップ等が搭載されている場合に、メモリチップやＣＰＵチップに内蔵したメモリエリアが不良となること等が考慮されていない。
上述したように、搭載するチップに関しては、通常完全良品（ＤＲＡＭにおいては冗長メモリでメモリセルを置き換えた良品を含む）を搭載することを前提としているので、ユーザ側における不良発生状態が把握されず、いずれかのチップが不良となった場合に、不良チップを特定する評価の手段が確立されていない。
すなわち、通常のＢＩＳＴ機能では、直接にアクセスすることの出来ないチップのいずれかで不良が発生した場合、いずれのチップから不良が伝達され始めているかが不明であるため、不良のチップを特定することができない。
【０００８】
したがって、メモリチップにおいて、ビット不良が発生した場合に、ＳＩＰにおけるシステム全体の動作状態から、メモリチップ、あるいは他のメモリチップ、あるいはＣＰＵに内蔵されたメモリエリアが不良となったかの切り分けができないという問題がある。
また、レーテンシーやアクセスタイムなどのメモリチップの仕様を間違い、ＣＰＵチップや論理回路チップを設計した場合の不具合が、メモリチップの不具合と判別が付かないという問題がある。
また、システム設計した際に、システムにおける論理アドレスと、メモリチップにおける物理アドレスとの対応関係を間違った場合、メモリチップと他のチップといずれが不具であるかの判別が付かないという問題がある。
また、外部から直接にアクセスできないチップに、ＢＩＳＴの試験回路が設けられている場合、他のチップを経由するため、このＢＩＳＴの試験回路が正常に動作しているか否かの判定を行うことができない。
【課題を解決するための手段】
【０００９】
本発明は、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源が設けられ、端子が外部端子に直接接続されない、他の複数のチップと内部配線にて接続されたメモリチップを有し、テストモードの際、前記メモリチップにおける前記隠し欠陥アドレスがイネーブルとなり、前記内部配線に前記検査データを出力することを特徴とするシステムインパッケージである。
【発明の効果】
【００１０】
この発明によれば、ＳＩＰの試験モードにおいて、メモリチップに設けられた欠陥発生源部により、隠し欠陥アドレスに設定されている固定の検査データを用い、読み出し処理を行った際、この検査データが隠し欠陥アドレスにて確実に読み出されるため、他のチップを介して検査データが各チップにより継承されて出力されたことが検出されると、検査データは固定した論理であるため、客観的にＳＩＰが正常に動作していることを判定できる。
また、この発明によれば、検査データの各チップ間における継承の状態により、いずれの箇所が不良となっているかを、従来に比較してより明確に判定することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の一実施形態によるシステムインパッケージの構成例を示すブロック図である。
【図２】システムインパッケージの一構成例として、基材面上における各チップの搭載例を示す概念図である。
【図３】システムインパッケージの一構成例として、複数チップを積み重ねるチップ積層型の搭載例を示す概念図である。
【図４】第１の実施形態における不良発生源部１１の欠陥メモリセルの構成を説明する概念図である。
【図５】欠陥アドレスを含むアドレスの読み出し時において出力されるＤＱを示すタイミングチャートである。
【図６】メモリ空間においてＤＲＡＭ１の物理アドレスの一部が割り当てられていないことを、欠陥アドレスにより検出することを説明するための概念図である。
【図７】メモリ空間においてＤＲＡＭ１の物理アドレスがずれて当てられてることを、欠陥アドレスにより検出することを説明するための概念図である。
【図８】第２の実施形態における不良発生源部１１の欠陥メモリセルの構成を説明する概念図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
ＳＩＰにおいては、図１に示すように、複数のチップが同一のパッケージに封止されており、すでに述べたようにパッケージの外部端子数の制限から、ＤＲＡＭ（Dynamic Random Access Memory）１やフラッシュメモリ２のチップは内部配線（ボンディングワイヤなどの配線）である共通Ｉ／Ｏ線により、他のチップと接続され（本実施形態においてはＤＲＡＭ１、フラッシュメモリ２及びメモリコントローラ３のそれぞれの間における共通Ｉ／Ｏ線）、ＣＰＵ４とのメモリコントローラ３を介して、ＣＰＵ４とのデータの送受信を行う。
【００１３】
上記ＳＩＰには、図２に示す基材面に各チップを配設し、それぞれをボンディングワイヤで接続する構成、あるいは図３に示す複数チップを積み重ねるチップ積層型がある。
図２及び図３のいずれも、配線構成としては図１のように、メモリチップの端子は、外部端子に直接接続されておらず、メモリコントローラ３を介してＣＰＵ４とデータの授受を行う。上記図１、図２及び図３は、ＳＩＰの構造例を説明する概念図である。
【００１４】
ＣＰＵ４は、外部とのデータの送受信を行い、これに伴ってメモリコントローラ３を制御して、ＤＲＡＭ１に対するデータの書き込み／読み出し、またフラッシュメモリ２に対するデータの書き込み／読み出しを行う。ＤＲＡＭ１及びフラッシュメモリ２の物理アドレスは、ＳＩＰにおけるメモリ空間の論理アドレスに割当られている。メモリコントローラ３は、ＣＰＵ４から入力される論理アドレスを、ＤＲＡＭ１及びフラッシュメモリ２の物理アドレスに変換する機能を有している。また、ＣＰＵ４は内部にメモリ領域４Ｍを有しており、このメモリ領域４Ｍの物理アドレスも上記メモリ空間に割り当てられている。
【００１５】
上述したＳＩＰの構成において、ＳＩＰが出力するデータが期待値と異なる場合、外部から直接にアクセスできないため、ＤＲＡＭ１、フラッシュメモリ２、メモリコントローラ３のいずれにおいて、データが期待値と異なる論理（１または０）に変化したかを検証できない、すなわちＤＲＡＭ１、フラッシュメモリ２、メモリコントローラ３のいずれが不良であるかが判定できない。
【００１６】
そこで、本発明に係るＳＩＰにおいては、テストモードの際にのみアクセスが可能となる隠し欠陥アドレスを有し、この隠し欠陥アドレスがアクセスされた場合に、予め設定された論理の検査データを出力する不良発生源部１１をＢＩＳＴとしてメモリチップに、例えばＤＲＡＭ１に設け、論理の明確な検査データを上記共通Ｉ／Ｏ線に出力し、他のチップを経由させた出力をＣＰＵ４から出力させ、この出力の論理を判定することにより、いずれのチップが不良となっているかを検出することを技術思想とする。
以下、図面を参照して、本発明の実施の形態について説明する。
【００１７】
＜第１の実施形態＞
図４は、この発明の一実施形態によるシステムインチップに用いるＤＲＡＭ１の構成例を示す概略ブロック図である。
通常のＤＲＡＭにおいては、通常メモリセルが配置されたメモリセルエリアに加えて、通常メモリエリアのメモリチップが不良であった場合に、そのメモリと置換するためのメモリセルが配置された冗長メモリセルエリアが存在している。
本実施形態においては、その冗長メモリセルエリアに対し、さらに隠し欠陥アドレスにてアクセスされ検査データを出力する検査メモリセルが配置された欠陥メモリセルエリアが設けられている。
【００１８】
本実施形態においては、レーテンシー、バースト長などのＭＲＳコマンドをコマンドレジスタ（図示せず）に書き込んで設定した後、第１特殊ＭＲＳコマンドをコマンドレジスタに書き込んで設定することにより、内部アクセスエリア変換回路（図示せず）が外部から入力されたアドレスでアクセスするメモリセルエリアを、上記通常メモリセルエリアから上記冗長メモリセルエリアに変更する。同様に、ＭＲＳコマンドを上記コマンドレジスタに書き込んで設定した後、第２特殊ＭＲＳコマンドをコマンドレジスタに書き込んで設定することにより、上記内部アクセスエリア変換回路が外部から入力されたアドレスでアクセスするメモリセルエリアを、上記通常メモリセルエリアから上記欠陥メモリセルエリアに変更する。本実施形態においては、上述したように、不良発生源部１１である上記欠陥メモリセルエリアをアクセスするＢＩＳＴ機能がイネーブルとなる。
【００１９】
欠陥メモリセルエリアには、通常メモリセル（通常メモリセルエリアに配置されているメモリセルと同様の構成）と、データの論理が固定されて書き込まれてもデータが不変とした（わざと欠陥ビットとした）欠陥メモリセルとが設けられている。通常メモリセルは、通常メモリセルエリア及び冗長メモリセルエリアに配置されるメモリセルと同様にスイッチトランジスタ（ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタ）とデータ蓄積コンデンサとから構成され、書き込んだデータを蓄積する。
すなわち、通常メモリセルは、図４に示すように、スイッチトランジスタのゲートが選択ワード線に接続され、ドレインがビット線に接続され、ソースがデータ蓄積コンデンサを介して接地電圧の配線に接続されている。ＣＰＵ４及びメモリコントローラ３を介して入力されるアドレスにより、選択ワード線及びビット線が選択され、データのメモリセルへの書き込み及び読み出しが行われる。
【００２０】
一方、欠陥メモリセルは、データ蓄積コンデンサを設けず、トランジスタのソースが直接に上記接地電圧の配線に接続されている。このため、欠陥メモリセルへの書き込み処理において、「Ｈ」レベルのデータを書き込んでも、読み出し処理において、欠陥メモリセルをアクセスした場合、必ず「Ｌ」レベルの検査データがセンスアンプから出力されることになる。
また、欠陥メモリセルにおけるトランジスタのソースを、電源電圧の配線に直接に接続させておけば、書き込み処理において欠陥メモリセルに「Ｌ」レベルのデータを書き込んだとしても、読み出し処理において必ず「Ｈ」レベルの検査データが出力される。
上述したように、本実施形態においては、わざと論理が検査データに固定される欠陥メモリセルを形成して、この書き込み処理によっても不変である客観的な検査データをＤＲＡＭ１から出力するようにしている。
【００２１】
すでに説明したように、上記不良発生源部１１は、上述した欠陥メモリセルエリアの欠陥メモリセルであり、ＢＩＳＴ機能をイネーブルとする場合、ＤＲＡＭ１の動作モード（レーテンシー、バースト長など）を制御するために入力されるＭＲＳ（Mode Register Set）コマンドとして、ＢＩＳＴ機能をイネーブルとする第２特殊ＭＲＳコマンドを、ＤＲＡＭ１のモードレジスタにセットする必要がある。
これにより、例えばＤＲＡＭ１のＢＩＳＴ機能をイネーブルとし、隠し欠陥アドレスに対して「Ｈ」レベルを書き込み、読み出した場合に、「Ｌ」レベルが出力されれば、ＢＩＳＴ機能が正常であることが判る。
以下の説明において、本実施形態のシステムが図１に示すようにＤＲＡＭ１及びフラッシュメモリ２の共通Ｉ／Ｏ線と、メモリコントローラ３のＩ／Ｏ線と、ＣＰＵ４の外部配線におけるＩ／Ｏ線との、データ幅をＤＱ１〜ＤＱ１６の１６ビットとして説明する。
【００２２】
＜ＤＲＡＭ１の動作試験＞
・通常メモリセルエリアテスト方法
ａ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与えるＭＲＳコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタにＭＲＳコマンドがセットされる。
【００２３】
ｂ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、このアドレスに書き込むデータと、ライトコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレスに変換して、ＤＲＡＭ１の物理アドレスに、「Ｈ」レベルまたは「Ｌ」レベルの論理を書き込む。
【００２４】
ｃ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、リードコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレスに変換して、ＤＲＡＭ１の物理アドレスから、データを読み出し、ＣＰＵ４へ読み出したデータを供給する。
【００２５】
そして、ＬＳＩテスタがＣＰＵ４から読み出されるデータを期待値と比較し、ＦＡＩＬ／ＰＡＳＳの判定を行う。
上述したように、通常メモリセルエリア全てのメモリセルに対し、ＬＳＩテスタにより処理を行う。
【００２６】
・冗長メモリセルエリアテスト方法
ａ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与えるＭＲＳコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタにＭＲＳコマンドがセットされる。
【００２７】
ｂ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与える第１特殊ＭＲＳコマンドとをメモリコントローラ３に供給する。ここでの第１特殊コマンドとは、冗長メモリセルエリアをスキャン可能（アクセス可能）とするように、アドレスの供給先を変更する内部アクセスエリア変換回路の切替を行う拡張ＭＲＳコマンドである。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタに第１ＭＲＳコマンドがセットされる。
【００２８】
ｃ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、このアドレスに書き込むデータと、ライトコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレス、すなわちＤＲＡＭ１の冗長メモリセルエリアにおける物理アドレス、に対応する冗長メモリセルに、「Ｈ」レベルまたは「Ｌ」レベルの論理を書き込む。
【００２９】
ｄ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、リードコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１のＤＲＡＭ１の冗長メモリセルエリアにおける物理アドレスに変換して、ＤＲＡＭ１の物理アドレスから、データを読み出し、ＣＰＵ４へ読み出したデータを供給する。
【００３０】
そして、ＬＳＩテスタがＣＰＵ４から読み出されるデータを期待値と比較し、ＦＡＩＬ／ＰＡＳＳの判定を行う。
上述したように、冗長メモリセルエリア全てのメモリセルに対し、ＬＳＩテスタにより処理を行う。
【００３１】
・欠陥メモリセルエリアテスト方法
ａ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与えるＭＲＳコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタにＭＲＳコマンドがセットされる。
【００３２】
ｂ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与える第２特殊ＭＲＳコマンドとをメモリコントローラ３に供給する。ここでの第２特殊コマンドとは、欠陥メモリセルエリアをスキャン可能（アクセス可能）とするように、アドレスの供給先を変更する内部アクセスエリア変換回路の切替を行う拡張ＭＲＳコマンドである。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタに第２ＭＲＳコマンドがセットされる。
【００３３】
ｃ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、このアドレスに書き込むデータと、ライトコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレス、すなわち、ＤＲＡＭ１の欠陥メモリセルエリアにおける物理アドレスに対応する欠陥メモリセルに、「Ｈ」レベルまたは「Ｌ」レベルの論理を書き込む。
【００３４】
ｄ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、リードコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の欠陥メモリセルエリアにおける物理アドレスに変換して、ＤＲＡＭ１の物理アドレスの欠陥メモリセルから、データを読み出し、ＣＰＵ４へ読み出したデータを供給する。
【００３５】
そして、ＬＳＩテスタがＣＰＵ４から読み出されるデータを期待値と比較し、ＦＡＩＬ／ＰＡＳＳの判定を行う。このとき、ＬＳＩテスタに対して、ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ＝６｝の検査データと異なる値を期待値として設定する。
この結果、欠陥メモリセルをアクセスする隠し欠陥アドレスが、例えば｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ＝６｝である場合、この隠し欠陥アドレスから出力される検査データが期待値と異なり、ＬＳＩテスタがＦＡＩＬ判定を出力すればＢＩＳＴ機能が正常に動作していることが確認できる。
また、通常メモリセルエリアから冗長メモリセルエリアと欠陥メモリセルエリアへの切り替えを行う内部アクセスエリア変換回路についても正常に動作していることが確認できる。
【００３６】
上述した欠陥メモリセルエリアテストにおいて、ＬＳＩテスタが、ＣＰＵ４を介してＤＲＡＭ１に対してリードコマンドと、図５に示すように、アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５｝とを供給した場合、ＣＰＵ４のＤＱ６から検査データが出力され、他のＤＱ１〜ＤＱ５、ＤＱ７〜ＤＱ１６から正常なデータが出力される。図５は、本実施形態におけるＤＲＡＭ１に設けられたＢＩＳＴ機能がイネーブルの際のＤＱ１〜ＤＱ１６のデータ出力を示すタイミングチャートである。
【００３７】
ここで、ＢＩＳＴ機能が正常に動作した際、隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ＝６｝に「Ｌ」レベルのデータが設定されている場合、Ｙアドレス＃４５から＃４８に「Ｈ」レベルを書き込み、読み出し処理を行うとする。これにより、Ｙアドレス＃４５に対応する時刻ｔａのＤＱ６のみが検査データである「Ｌ」レベルを出力する。また、ＤＱ６において時刻ｔｂ、ｔｃ、ｔｄに「Ｈ」レベル、ＤＱ１〜ＤＱ５、ＤＱ７〜ＤＱ１６において、時刻ｔａ、ｔｂ、ｔｃ、ｔｄに「Ｈ」レベルが出力されることになる。
【００３８】
＜欠陥メモリセルエリアテスト結果による判定＞
ａ．ＤＱ６における出力タイミングがズレる場合
上述した欠陥メモリセルエリアテストを行うことにより、図５に示すタイミングにおいて、時刻ｔａで出力される隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ６｝にて出力される検査データが、１ビットずれて、すなわち時刻ｔｂで出力された場合、ＤＲＡＭ１周辺のノイズにより、ＣＰＵ４からのクロックがメモリコントローラ３に伝達されなかったことが推定される。
【００３９】
ｂ．ＤＱ６からでなく、ＤＱ７から検査データが出力された場合
上述した欠陥メモリセルエリアテストを行うことにより、欠陥メモリセルから読み出された検査データが、ＤＱ６でなくＤＱ７から出力された場合、ＤＲＡＭ１とメモリコントローラ３との間の共通Ｉ／Ｏ線、またはメモリコントローラ３とＣＰＵ４との間のＩ／Ｏ線のいずれかにおいて、ＤＱ６とＤＱ７との配線が逆に接続されていることが推定される。
【００４０】
ｃ．ＤＱ６から検査データが検出されない場合（１）
図６に示すように、システムのメモリ空間に対し、プログラムにおいてＤＲＡＭ１の物理アドレスが割り当てられている場合、隠し欠陥アドレスを含んでＤＲＡＭ１のメモリセルのライト及びリードのスキャンを行うと、隠し欠陥アドレスから検査データが出力される。
このように、隠し欠陥アドレスの出力する検査データがＬＳＩテスタにより検出された場合、ＤＲＡＭ１を含めてＳＩＰが正常動作していることが判る。
一方、動作ソフトバージョンアップなどのシステムプログラムの変更などにより、システムのメモリ空間に対し、ライトリードのスキャンソフトプログラムにおいてＤＲＡＭ１の物理アドレスの一部を含まない範囲で割り当てられた場合、割り当てられていない範囲に含まれるアドレス位置に対応する隠し欠陥アドレスはアクセスされなくなる。
これにより、隠し欠陥アドレスの出力する検査データがＬＳＩテスタにより検出されない場合、ソフトバージョンアップにより、スキャンソフトプログラムにライトリードのスキャン範囲に異常が発生したことが推定される。
【００４１】
ｃ．ＤＱ６から検査データが検出されない場合（２）
図７（ａ）に示す位置（チップ左上）のアドレスに設定された隠し欠陥アドレスの検査データが、図７（ｂ）に示すように異なる位置（チップ中央）のアドレスから読み出された場合、システムのメモリ空間においてＤＲＡＭ１の物理アドレスがずれて割り当てられていることが推定される。
この結果、図７（ｃ）に示すように、通常メモリのスキャンの結果において、不具合が検出されたメモリセルのアドレス位置もずれていることが推定される。これにより、ＳＩＰからＤＲＭ１を外して、不具合箇所のメモリセルを電子顕微鏡にて検査する際、異なったアドレス、すなわち正常なメモリセルを不具合の検出されたメモリセルと取り違えることが無くなる。この結果、不具合が検出されたメモリセルを確実に電子顕微鏡により観察することができる。
【００４２】
＜ＤＲＡＭ１を用いたフラッシュメモリ２の不良検出＞
図１の構成において、ＣＰＵ４がＤＲＡＭ１のデータをフラッシュメモリ２に対して書き込み、フラッシュメモリ２から期待値と異なるデータが検出された場合、ＤＲＡＭ１に異常があるかフラッシュメモリ２に異常があるかが容易には明確に判定できない。
すでに述べたＤＲＡＭ１のテストにより、ＤＲＡＭ１のＢＩＳＴ機能が正常である場合、以下の流れにてフラッシュメモリ２の良否判定を行うことができる。
ａ．ＬＳＩテスタがＣＰＵ４からメモリコントローラ３を介して、ＤＲＡＭ１の隠し欠陥アドレスに対し、この隠し欠陥アドレスに設定されている検査データの論理と逆の論理のデータを書き込む。例えば、ＬＳＩテスタは、隠し欠陥アドレスに検査データとして「Ｌ」レベルが設定されている場合、「Ｈ」レベルのデータを隠し欠陥アドレスに書き込む。
【００４３】
ｂ．ＬＳＩテスタがＣＰＵ４からメモリコントローラ３を介して、ＤＲＡＭ１の隠し欠陥アドレスに対する読み出しを行う。これにより、ＤＲＡＭ１は共通Ｉ／Ｏ線に対して、検査データを出力する。
ｃ．ＬＳＩテスタがＣＰＵ４からメモリコントローラ３を介して、フラッシュメモリ２に対し、共通Ｉ／Ｏ線に出力されているデータの書き込み処理を行う。
ｄ．ＬＳＩテスタがメモリコントローラ３を介して、フラッシュメモリ２におけるｃ．にて書き込んだアドレスから、ＣＰＵ４に対してデータの読み出しを行う。
【００４４】
ｅ．ＬＳＩテスタがＣＰＵ４から出力されるデータと各アドレスのデータに対する期待値と比較して良否判定を行う。
ここで、隠し欠陥アドレスに対する期待値が「Ｈ」レベルであり、検査データが「Ｌ」レベルであるため、フェイルとなった場合、ＤＲＡＭ１の隠し欠陥アドレスの検査データが正しく継承されているためフラッシュメモリ２が良品であり、一方、パスとなった場合にデータが変化したこととなり、フラッシュメモリ２が不良品であると判定できる。
また、フラッシュメモリ２の２つのＤＱ、例えば、ＤＱ６及びＤＱ７から検査データが検出された場合、フラッシュメモリ２の内部回路が不良となっていることが推定される。
【００４５】
このように、本実施形態によるシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力することを特徴とするシステムインパッケージである。
【００４６】
この実施形態によれば、ＳＩＰの試験モードにおいて、ＤＲＡＭ１に設けられた不良発生源部１１により、隠し欠陥アドレスに設定されている固定の検査データを用い、読み出し処理を行った際、この検査データが隠し欠陥アドレスにて確実に読み出されるため、メモリコントローラ３及びＣＰＵ４を介して出力され、かつフラッシュメモリ２が検査データを継承して、メモリコントローラ３及びＣＰＵ４を介して出力されると、検査データは固定した論理であるため、客観的にＳＩＰが正常に動作していることを判定できる。
【００４７】
また、この実施形態によれば、システムの論理アドレスであるメモリ空間において、ＤＲＡＭ１の物理アドレスが、設計された通りに割り当てられているか否かの判定が行え、かつずれている場合、どの程度ずれているかを欠陥アドレスと、検査データが出力された実際のアドレスとを比較することにより検出できるため、ＳＩＰのデータ出力の不良がプログラムの欠陥によることを判定することができる。
同様に、この実施形態によれば、システムの論理アドレスであるメモリ空間において、ＤＲＡＭ１の物理アドレスの１部が割り当てられていない場合、隠し欠陥アドレスからの検査データの検出の有無により、物理アドレス割り当てられていない状態を容易に検出することができる。
【００４８】
また、この実施形態によれば、ＤＲＡＭ１から出力された検査データが、フラッシュメモリ２により継承されるか否かを検出することにより、フラッシュメモリ２の不良判定を容易に行うことができる。
【００４９】
また、本実施形態によるシステムパッケージは、上記不良発生部１１において、複数の隠し欠陥アドレスを有し、各欠陥アドレスに対して論理の異なる検査データをそれぞれ設定していることを特徴とするシステムインパッケージである。
すなわち、ＤＱの一つおき、さらにバンク毎に、各バンクを分割したブロックごとに、それぞれ隠し欠陥アドレスをもうけ、それぞれ論理を異ならせる構成としてもよい。
この実施形態によれば、異なる論理を複数アドレスにて組み合わせて有しているため、共通Ｉ／Ｏ線それぞれに対する配線不良、あるいはシステムのメモリ空間にいずれの部分が割り当てられていないかなど、より詳細な判定を行うことができる。
【００５０】
また、本実施形態によれば、不良発生源部１１が、テストモードの際にイネーブルとなるメモリチップにおける隠し欠陥アドレスに対応する隠しメモリセルエリアを有しており、隠し欠陥アドレスがアクセスされた際に、上記欠陥メモリセルエリアにおける隠し欠陥アドレスに対応するメモリセルから検査データを出力することを特徴とするシステムインパッケージである。
この実施形態によれば、例えば、冗長メモリエリアに隣接させた領域に欠陥メモリセルエリアを生成するため、容易に隠しアドレスによりアクセスする欠陥メモリセルを作成することができる。
【００５１】
＜第２の実施形態＞
第１の実施形態においては、不良発生源部１１を欠陥メモリセルとして構成したが、第２の実施形態においては、図８に示すように、不良発生源部１１を、セレクタ１１１、コンパレータ１１２及びコンパレータ１１３により構成している。図８は第２の実施形態における不良発生源部１１の構成例を示すブロック図である。
ここで、コマンドレジスタに第２特殊ＭＲＳコマンドが設定されている場合、内部アクセスエリア変換回路は、コンパレータ１１２及びコンパレータ１１３に対し、制御信号Ｓを「Ｈ」レベルにて出力し、コマンドレジスタに第１特殊ＭＲＳコマンドが入力されている場合、あるいは第１及び第２特殊ＭＲＳ特殊コマンドのいずれもが入力されていない場合、制御信号Ｓを「Ｌ」レベルにて出力する。
【００５２】
コンパレータ１１２は、上記制御信号Ｓが「Ｈ」レベルの場合にイネーブル状態となり、制御信号Ｓが「Ｌ」レベルの場合にディセーブル状態となる。
コンパレータ１１２は、例えば予め隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５｝が設定されており、イネーブル状態において、リード信号が入力され、アドレス信号のアドレスが｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５｝として供給されると、設定されている隠し欠陥アドレスと入力されたアドレスが一致したとして、論理が固定された検査データとして「Ｌ」レベルを出力する。一方、コンパレータ１１２は、隠し欠陥アドレスと異なるアドレスが入力された場合、またはリード信号でなくライト信号が入力されている場合、セレクタ１１１と接続された端子をハイインピーダンスとする。
また、コンパレータ１１２は、ディセーブル状態において、供給されるアドレスに関係なく、入出力バッファと接続された端子をハイインピーダンスとする。
また、コンパレータ１１２は、制御信号Ｓが「Ｈ」レベルであり、設定されている隠し欠陥アドレスと入力されたアドレスが一致した場合、セレクタ１１１に対して切替信号Ｐ１を出力する。
【００５３】
コンパレータ１１３は、上記制御信号Ｓが「Ｈ」レベルの場合にイネーブル状態となり、制御信号Ｓが「Ｌ」レベルの場合にディセーブル状態となる。
コンパレータ１１３は、例えば予め隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃２３４，Ｙアドレス＝＃４５｝が設定されており、イネーブル状態において、リード信号が入力され、アドレス信号のアドレスが｛ＢＡＮＫ＝０，Ｘアドレス＝＃２３４，Ｙアドレス＝＃４５｝として供給されると、設定されている隠し欠陥アドレスと入力されたアドレスが一致したとして、論理が固定された検査データとして「Ｈ」レベルを出力する。一方、コンパレータ１１３は、隠し欠陥アドレスと異なるアドレスが入力された場合、またはリード信号でなくライト信号が入力されている場合、セレクタ１１１と接続された端子をハイインピーダンスとする。
また、コンパレータ１１３は、ディセーブル状態において、供給されるアドレスに関係なく、入出力ッファと接続された端子をハイインピーダンスとする。
また、コンパレータ１１３は、制御信号Ｓが「Ｈ」レベルであり、設定されている隠し欠陥アドレスと入力されたアドレスが一致した場合、セレクタ１１１に対して制御信号Ｐ２を出力する。
【００５４】
セレクタ１１１は、コンパレータ１１２から切替信号Ｐ１、またはコンパレータ１１３から制御信号Ｐ２により、通常メモリセルエリア及び冗長メモリセルエリアにアクセス可能とするか、またはコンパレータ１１２及びコンパレータ１１３にアクセス可能とするかの切替を行う。
すなわち、入出力バッファを通常メモリセルエリア及び冗長メモリセルエリアに対してデータの入出力を行う内部Ｉ／Ｏ線に接続するか、またはコンパレータ１１２及びコンパレータ１１３に接続するかの切替を行う。例えば、切替信号Ｐ１または制御信号Ｐ２のいずれかが「Ｈ」レベルのとき、コンパレータ１１２及びコンパレータ１１３へ接続し、切替信号Ｐ１及び制御信号Ｐ２のいずれもが「Ｌ」レベルのとき、上記内部Ｉ／Ｏ線に接続する。
他の動作については、第１の実施形態と同様のため、説明を省略する。
【００５５】
本実施形態によるシステムインパッケージは、不良発生源部１１が、メモリチップであるＤＲＡＭ１のデータの入出力バッファに設けられ、テストモードの際に入力されるアドレスと、隠し欠陥アドレスとの比較を行い、一致した場合に検査データを出力することを特徴とするシステムインパッケージである。
この実施形態によれば、隠し欠陥アドレスに対応したメモリセルを作成する必要がないため、第１の実施形態に比較して、コンパクトな不良発生源部１１を形成することができる。
【００５６】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００５７】
本願の基本的技術思想はこれに限られず、例えば、実施形態ではＤＲＡＭ、フラッシュメモリで開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭやその他の型のメモリであっても良い。更に、ワード線、ビット線、メモリセル、センスアンプ等の接続関係、それらの具体的な回路形式は、実施例が開示する回路形式限られない。実施例においては、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。記憶セルを備えたロジック機能を備えた半導体チップ、ＣＰＵ、ＭＣＵ、ＤＳＰ等を複合してパッケージングした半導体装置に適用できる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
１…ＤＲＡＭ
２…フラッシュメモリ
３…メモリコントローラ
４…ＣＰＵ
１１…不良発生源部
１１１…セレクタ
１１２，１１３…コンパレータ
【技術分野】
【０００１】
本発明は、試験機能を備えた半導体チップを含んで構成されたＳＩＰ（System In Package 、システムインパッケージ）とその試験方法に関するものである。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）、メモリチップ及び論理回路チップなどの複数の半導体装置を同一パッケージに納め、相互のチップをボンディングワイヤにて接続して、１個のパッケージにより大規模なシステムを実現するＳＩＰ構造のＬＳＩが用いられている。
ＳＩＰ構造の半導体集積装置は、パッケージを小型化するため、入力端子数を必要最小限とすることが要求されている。
このため、ＳＩＰは、外部から直接にアクセスする必要のない、チップに関しては、パッケージにそのチップに関する端子を設けない構造となっている。
【０００３】
そのため、論理回路チップなどにＢＩＳＴ（built in self test）の試験回路を組み込み、試験モードとした際に上記試験回路により、論理回路チップ及びメモリチップ間を接続するボンディングワイヤを介して、検査データを相互に送受信させ、この送受信するデータのパターンを工夫することにより、ボンディングの不良箇所を特定することができる。
しかしながら、一方のチップがメモリチップである場合、コマンド及びアドレス信号用のボンディングに不良があった場合、メモリチップが正常に動作しないため、不良箇所を特定することができない。
【０００４】
これを解決するために、ＳＩＰに２つのチップ、例えば論理回路チップ及びメモリチップの２個のチップが混載されている場合、この２つのチップ共にＢＩＳＴの試験回路を設けることで、各ボンディングワイヤの不良箇所を特定する技術が特許文献１に開示されている。
すなわち、それぞれのチップにおいて、試験モードとなった際、一方のチップが任意の端子から出力したデータの論理を、他方のチップが異なる端子から論理を反転して一方のチップに出力する機能を有するＢＩＳＴの試験回路を相互に設けたため、試験用のデータパターンを工夫することにより、コマンド及びアドレス信号用のボンディングに不良箇所を特定することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示すＳＩＰにあっては、ボンディングワイヤの切断箇所としての不良箇所を特定することができるが、搭載されている全てのチップが正常に動作しているとの前提に立っている。
これは、ＳＩＰに搭載されるメモリチップ及び論理回路チップなどが、予め動作試験を行った上で、良品と判定されたもののみを使用しているために不良品が無く、ＳＩＰの故障の主な原因がボンディングワイヤの接続不良にあることに起因している。
【０００７】
ところが、特許文献１のＢＩＳＴ機能においては、ＳＩＰに複数のメモリチップ等が搭載されている場合に、メモリチップやＣＰＵチップに内蔵したメモリエリアが不良となること等が考慮されていない。
上述したように、搭載するチップに関しては、通常完全良品（ＤＲＡＭにおいては冗長メモリでメモリセルを置き換えた良品を含む）を搭載することを前提としているので、ユーザ側における不良発生状態が把握されず、いずれかのチップが不良となった場合に、不良チップを特定する評価の手段が確立されていない。
すなわち、通常のＢＩＳＴ機能では、直接にアクセスすることの出来ないチップのいずれかで不良が発生した場合、いずれのチップから不良が伝達され始めているかが不明であるため、不良のチップを特定することができない。
【０００８】
したがって、メモリチップにおいて、ビット不良が発生した場合に、ＳＩＰにおけるシステム全体の動作状態から、メモリチップ、あるいは他のメモリチップ、あるいはＣＰＵに内蔵されたメモリエリアが不良となったかの切り分けができないという問題がある。
また、レーテンシーやアクセスタイムなどのメモリチップの仕様を間違い、ＣＰＵチップや論理回路チップを設計した場合の不具合が、メモリチップの不具合と判別が付かないという問題がある。
また、システム設計した際に、システムにおける論理アドレスと、メモリチップにおける物理アドレスとの対応関係を間違った場合、メモリチップと他のチップといずれが不具であるかの判別が付かないという問題がある。
また、外部から直接にアクセスできないチップに、ＢＩＳＴの試験回路が設けられている場合、他のチップを経由するため、このＢＩＳＴの試験回路が正常に動作しているか否かの判定を行うことができない。
【課題を解決するための手段】
【０００９】
本発明は、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源が設けられ、端子が外部端子に直接接続されない、他の複数のチップと内部配線にて接続されたメモリチップを有し、テストモードの際、前記メモリチップにおける前記隠し欠陥アドレスがイネーブルとなり、前記内部配線に前記検査データを出力することを特徴とするシステムインパッケージである。
【発明の効果】
【００１０】
この発明によれば、ＳＩＰの試験モードにおいて、メモリチップに設けられた欠陥発生源部により、隠し欠陥アドレスに設定されている固定の検査データを用い、読み出し処理を行った際、この検査データが隠し欠陥アドレスにて確実に読み出されるため、他のチップを介して検査データが各チップにより継承されて出力されたことが検出されると、検査データは固定した論理であるため、客観的にＳＩＰが正常に動作していることを判定できる。
また、この発明によれば、検査データの各チップ間における継承の状態により、いずれの箇所が不良となっているかを、従来に比較してより明確に判定することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の一実施形態によるシステムインパッケージの構成例を示すブロック図である。
【図２】システムインパッケージの一構成例として、基材面上における各チップの搭載例を示す概念図である。
【図３】システムインパッケージの一構成例として、複数チップを積み重ねるチップ積層型の搭載例を示す概念図である。
【図４】第１の実施形態における不良発生源部１１の欠陥メモリセルの構成を説明する概念図である。
【図５】欠陥アドレスを含むアドレスの読み出し時において出力されるＤＱを示すタイミングチャートである。
【図６】メモリ空間においてＤＲＡＭ１の物理アドレスの一部が割り当てられていないことを、欠陥アドレスにより検出することを説明するための概念図である。
【図７】メモリ空間においてＤＲＡＭ１の物理アドレスがずれて当てられてることを、欠陥アドレスにより検出することを説明するための概念図である。
【図８】第２の実施形態における不良発生源部１１の欠陥メモリセルの構成を説明する概念図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
ＳＩＰにおいては、図１に示すように、複数のチップが同一のパッケージに封止されており、すでに述べたようにパッケージの外部端子数の制限から、ＤＲＡＭ（Dynamic Random Access Memory）１やフラッシュメモリ２のチップは内部配線（ボンディングワイヤなどの配線）である共通Ｉ／Ｏ線により、他のチップと接続され（本実施形態においてはＤＲＡＭ１、フラッシュメモリ２及びメモリコントローラ３のそれぞれの間における共通Ｉ／Ｏ線）、ＣＰＵ４とのメモリコントローラ３を介して、ＣＰＵ４とのデータの送受信を行う。
【００１３】
上記ＳＩＰには、図２に示す基材面に各チップを配設し、それぞれをボンディングワイヤで接続する構成、あるいは図３に示す複数チップを積み重ねるチップ積層型がある。
図２及び図３のいずれも、配線構成としては図１のように、メモリチップの端子は、外部端子に直接接続されておらず、メモリコントローラ３を介してＣＰＵ４とデータの授受を行う。上記図１、図２及び図３は、ＳＩＰの構造例を説明する概念図である。
【００１４】
ＣＰＵ４は、外部とのデータの送受信を行い、これに伴ってメモリコントローラ３を制御して、ＤＲＡＭ１に対するデータの書き込み／読み出し、またフラッシュメモリ２に対するデータの書き込み／読み出しを行う。ＤＲＡＭ１及びフラッシュメモリ２の物理アドレスは、ＳＩＰにおけるメモリ空間の論理アドレスに割当られている。メモリコントローラ３は、ＣＰＵ４から入力される論理アドレスを、ＤＲＡＭ１及びフラッシュメモリ２の物理アドレスに変換する機能を有している。また、ＣＰＵ４は内部にメモリ領域４Ｍを有しており、このメモリ領域４Ｍの物理アドレスも上記メモリ空間に割り当てられている。
【００１５】
上述したＳＩＰの構成において、ＳＩＰが出力するデータが期待値と異なる場合、外部から直接にアクセスできないため、ＤＲＡＭ１、フラッシュメモリ２、メモリコントローラ３のいずれにおいて、データが期待値と異なる論理（１または０）に変化したかを検証できない、すなわちＤＲＡＭ１、フラッシュメモリ２、メモリコントローラ３のいずれが不良であるかが判定できない。
【００１６】
そこで、本発明に係るＳＩＰにおいては、テストモードの際にのみアクセスが可能となる隠し欠陥アドレスを有し、この隠し欠陥アドレスがアクセスされた場合に、予め設定された論理の検査データを出力する不良発生源部１１をＢＩＳＴとしてメモリチップに、例えばＤＲＡＭ１に設け、論理の明確な検査データを上記共通Ｉ／Ｏ線に出力し、他のチップを経由させた出力をＣＰＵ４から出力させ、この出力の論理を判定することにより、いずれのチップが不良となっているかを検出することを技術思想とする。
以下、図面を参照して、本発明の実施の形態について説明する。
【００１７】
＜第１の実施形態＞
図４は、この発明の一実施形態によるシステムインチップに用いるＤＲＡＭ１の構成例を示す概略ブロック図である。
通常のＤＲＡＭにおいては、通常メモリセルが配置されたメモリセルエリアに加えて、通常メモリエリアのメモリチップが不良であった場合に、そのメモリと置換するためのメモリセルが配置された冗長メモリセルエリアが存在している。
本実施形態においては、その冗長メモリセルエリアに対し、さらに隠し欠陥アドレスにてアクセスされ検査データを出力する検査メモリセルが配置された欠陥メモリセルエリアが設けられている。
【００１８】
本実施形態においては、レーテンシー、バースト長などのＭＲＳコマンドをコマンドレジスタ（図示せず）に書き込んで設定した後、第１特殊ＭＲＳコマンドをコマンドレジスタに書き込んで設定することにより、内部アクセスエリア変換回路（図示せず）が外部から入力されたアドレスでアクセスするメモリセルエリアを、上記通常メモリセルエリアから上記冗長メモリセルエリアに変更する。同様に、ＭＲＳコマンドを上記コマンドレジスタに書き込んで設定した後、第２特殊ＭＲＳコマンドをコマンドレジスタに書き込んで設定することにより、上記内部アクセスエリア変換回路が外部から入力されたアドレスでアクセスするメモリセルエリアを、上記通常メモリセルエリアから上記欠陥メモリセルエリアに変更する。本実施形態においては、上述したように、不良発生源部１１である上記欠陥メモリセルエリアをアクセスするＢＩＳＴ機能がイネーブルとなる。
【００１９】
欠陥メモリセルエリアには、通常メモリセル（通常メモリセルエリアに配置されているメモリセルと同様の構成）と、データの論理が固定されて書き込まれてもデータが不変とした（わざと欠陥ビットとした）欠陥メモリセルとが設けられている。通常メモリセルは、通常メモリセルエリア及び冗長メモリセルエリアに配置されるメモリセルと同様にスイッチトランジスタ（ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタ）とデータ蓄積コンデンサとから構成され、書き込んだデータを蓄積する。
すなわち、通常メモリセルは、図４に示すように、スイッチトランジスタのゲートが選択ワード線に接続され、ドレインがビット線に接続され、ソースがデータ蓄積コンデンサを介して接地電圧の配線に接続されている。ＣＰＵ４及びメモリコントローラ３を介して入力されるアドレスにより、選択ワード線及びビット線が選択され、データのメモリセルへの書き込み及び読み出しが行われる。
【００２０】
一方、欠陥メモリセルは、データ蓄積コンデンサを設けず、トランジスタのソースが直接に上記接地電圧の配線に接続されている。このため、欠陥メモリセルへの書き込み処理において、「Ｈ」レベルのデータを書き込んでも、読み出し処理において、欠陥メモリセルをアクセスした場合、必ず「Ｌ」レベルの検査データがセンスアンプから出力されることになる。
また、欠陥メモリセルにおけるトランジスタのソースを、電源電圧の配線に直接に接続させておけば、書き込み処理において欠陥メモリセルに「Ｌ」レベルのデータを書き込んだとしても、読み出し処理において必ず「Ｈ」レベルの検査データが出力される。
上述したように、本実施形態においては、わざと論理が検査データに固定される欠陥メモリセルを形成して、この書き込み処理によっても不変である客観的な検査データをＤＲＡＭ１から出力するようにしている。
【００２１】
すでに説明したように、上記不良発生源部１１は、上述した欠陥メモリセルエリアの欠陥メモリセルであり、ＢＩＳＴ機能をイネーブルとする場合、ＤＲＡＭ１の動作モード（レーテンシー、バースト長など）を制御するために入力されるＭＲＳ（Mode Register Set）コマンドとして、ＢＩＳＴ機能をイネーブルとする第２特殊ＭＲＳコマンドを、ＤＲＡＭ１のモードレジスタにセットする必要がある。
これにより、例えばＤＲＡＭ１のＢＩＳＴ機能をイネーブルとし、隠し欠陥アドレスに対して「Ｈ」レベルを書き込み、読み出した場合に、「Ｌ」レベルが出力されれば、ＢＩＳＴ機能が正常であることが判る。
以下の説明において、本実施形態のシステムが図１に示すようにＤＲＡＭ１及びフラッシュメモリ２の共通Ｉ／Ｏ線と、メモリコントローラ３のＩ／Ｏ線と、ＣＰＵ４の外部配線におけるＩ／Ｏ線との、データ幅をＤＱ１〜ＤＱ１６の１６ビットとして説明する。
【００２２】
＜ＤＲＡＭ１の動作試験＞
・通常メモリセルエリアテスト方法
ａ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与えるＭＲＳコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタにＭＲＳコマンドがセットされる。
【００２３】
ｂ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、このアドレスに書き込むデータと、ライトコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレスに変換して、ＤＲＡＭ１の物理アドレスに、「Ｈ」レベルまたは「Ｌ」レベルの論理を書き込む。
【００２４】
ｃ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、リードコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレスに変換して、ＤＲＡＭ１の物理アドレスから、データを読み出し、ＣＰＵ４へ読み出したデータを供給する。
【００２５】
そして、ＬＳＩテスタがＣＰＵ４から読み出されるデータを期待値と比較し、ＦＡＩＬ／ＰＡＳＳの判定を行う。
上述したように、通常メモリセルエリア全てのメモリセルに対し、ＬＳＩテスタにより処理を行う。
【００２６】
・冗長メモリセルエリアテスト方法
ａ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与えるＭＲＳコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタにＭＲＳコマンドがセットされる。
【００２７】
ｂ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与える第１特殊ＭＲＳコマンドとをメモリコントローラ３に供給する。ここでの第１特殊コマンドとは、冗長メモリセルエリアをスキャン可能（アクセス可能）とするように、アドレスの供給先を変更する内部アクセスエリア変換回路の切替を行う拡張ＭＲＳコマンドである。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタに第１ＭＲＳコマンドがセットされる。
【００２８】
ｃ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、このアドレスに書き込むデータと、ライトコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレス、すなわちＤＲＡＭ１の冗長メモリセルエリアにおける物理アドレス、に対応する冗長メモリセルに、「Ｈ」レベルまたは「Ｌ」レベルの論理を書き込む。
【００２９】
ｄ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、リードコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１のＤＲＡＭ１の冗長メモリセルエリアにおける物理アドレスに変換して、ＤＲＡＭ１の物理アドレスから、データを読み出し、ＣＰＵ４へ読み出したデータを供給する。
【００３０】
そして、ＬＳＩテスタがＣＰＵ４から読み出されるデータを期待値と比較し、ＦＡＩＬ／ＰＡＳＳの判定を行う。
上述したように、冗長メモリセルエリア全てのメモリセルに対し、ＬＳＩテスタにより処理を行う。
【００３１】
・欠陥メモリセルエリアテスト方法
ａ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与えるＭＲＳコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタにＭＲＳコマンドがセットされる。
【００３２】
ｂ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、ＤＲＡＭ１に与える第２特殊ＭＲＳコマンドとをメモリコントローラ３に供給する。ここでの第２特殊コマンドとは、欠陥メモリセルエリアをスキャン可能（アクセス可能）とするように、アドレスの供給先を変更する内部アクセスエリア変換回路の切替を行う拡張ＭＲＳコマンドである。
これにより、メモリコントローラ３は、ＭＲＳコマンドをＤＲＡＭ１に対して与え、ＤＲＡＭ１のコマンドレジスタに第２ＭＲＳコマンドがセットされる。
【００３３】
ｃ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、このアドレスに書き込むデータと、ライトコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の物理アドレス、すなわち、ＤＲＡＭ１の欠陥メモリセルエリアにおける物理アドレスに対応する欠陥メモリセルに、「Ｈ」レベルまたは「Ｌ」レベルの論理を書き込む。
【００３４】
ｄ．ＬＳＩテスタがＣＰＵ４を介し、システムのアドレス空間（論理アドレス空間）において、ＤＲＡＭ１の割り当てられた論理アドレスと、リードコマンドとをメモリコントローラ３に供給する。
これにより、メモリコントローラ３は、論理アドレスをＤＲＡＭ１の欠陥メモリセルエリアにおける物理アドレスに変換して、ＤＲＡＭ１の物理アドレスの欠陥メモリセルから、データを読み出し、ＣＰＵ４へ読み出したデータを供給する。
【００３５】
そして、ＬＳＩテスタがＣＰＵ４から読み出されるデータを期待値と比較し、ＦＡＩＬ／ＰＡＳＳの判定を行う。このとき、ＬＳＩテスタに対して、ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ＝６｝の検査データと異なる値を期待値として設定する。
この結果、欠陥メモリセルをアクセスする隠し欠陥アドレスが、例えば｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ＝６｝である場合、この隠し欠陥アドレスから出力される検査データが期待値と異なり、ＬＳＩテスタがＦＡＩＬ判定を出力すればＢＩＳＴ機能が正常に動作していることが確認できる。
また、通常メモリセルエリアから冗長メモリセルエリアと欠陥メモリセルエリアへの切り替えを行う内部アクセスエリア変換回路についても正常に動作していることが確認できる。
【００３６】
上述した欠陥メモリセルエリアテストにおいて、ＬＳＩテスタが、ＣＰＵ４を介してＤＲＡＭ１に対してリードコマンドと、図５に示すように、アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５｝とを供給した場合、ＣＰＵ４のＤＱ６から検査データが出力され、他のＤＱ１〜ＤＱ５、ＤＱ７〜ＤＱ１６から正常なデータが出力される。図５は、本実施形態におけるＤＲＡＭ１に設けられたＢＩＳＴ機能がイネーブルの際のＤＱ１〜ＤＱ１６のデータ出力を示すタイミングチャートである。
【００３７】
ここで、ＢＩＳＴ機能が正常に動作した際、隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ＝６｝に「Ｌ」レベルのデータが設定されている場合、Ｙアドレス＃４５から＃４８に「Ｈ」レベルを書き込み、読み出し処理を行うとする。これにより、Ｙアドレス＃４５に対応する時刻ｔａのＤＱ６のみが検査データである「Ｌ」レベルを出力する。また、ＤＱ６において時刻ｔｂ、ｔｃ、ｔｄに「Ｈ」レベル、ＤＱ１〜ＤＱ５、ＤＱ７〜ＤＱ１６において、時刻ｔａ、ｔｂ、ｔｃ、ｔｄに「Ｈ」レベルが出力されることになる。
【００３８】
＜欠陥メモリセルエリアテスト結果による判定＞
ａ．ＤＱ６における出力タイミングがズレる場合
上述した欠陥メモリセルエリアテストを行うことにより、図５に示すタイミングにおいて、時刻ｔａで出力される隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５，ＤＱ６｝にて出力される検査データが、１ビットずれて、すなわち時刻ｔｂで出力された場合、ＤＲＡＭ１周辺のノイズにより、ＣＰＵ４からのクロックがメモリコントローラ３に伝達されなかったことが推定される。
【００３９】
ｂ．ＤＱ６からでなく、ＤＱ７から検査データが出力された場合
上述した欠陥メモリセルエリアテストを行うことにより、欠陥メモリセルから読み出された検査データが、ＤＱ６でなくＤＱ７から出力された場合、ＤＲＡＭ１とメモリコントローラ３との間の共通Ｉ／Ｏ線、またはメモリコントローラ３とＣＰＵ４との間のＩ／Ｏ線のいずれかにおいて、ＤＱ６とＤＱ７との配線が逆に接続されていることが推定される。
【００４０】
ｃ．ＤＱ６から検査データが検出されない場合（１）
図６に示すように、システムのメモリ空間に対し、プログラムにおいてＤＲＡＭ１の物理アドレスが割り当てられている場合、隠し欠陥アドレスを含んでＤＲＡＭ１のメモリセルのライト及びリードのスキャンを行うと、隠し欠陥アドレスから検査データが出力される。
このように、隠し欠陥アドレスの出力する検査データがＬＳＩテスタにより検出された場合、ＤＲＡＭ１を含めてＳＩＰが正常動作していることが判る。
一方、動作ソフトバージョンアップなどのシステムプログラムの変更などにより、システムのメモリ空間に対し、ライトリードのスキャンソフトプログラムにおいてＤＲＡＭ１の物理アドレスの一部を含まない範囲で割り当てられた場合、割り当てられていない範囲に含まれるアドレス位置に対応する隠し欠陥アドレスはアクセスされなくなる。
これにより、隠し欠陥アドレスの出力する検査データがＬＳＩテスタにより検出されない場合、ソフトバージョンアップにより、スキャンソフトプログラムにライトリードのスキャン範囲に異常が発生したことが推定される。
【００４１】
ｃ．ＤＱ６から検査データが検出されない場合（２）
図７（ａ）に示す位置（チップ左上）のアドレスに設定された隠し欠陥アドレスの検査データが、図７（ｂ）に示すように異なる位置（チップ中央）のアドレスから読み出された場合、システムのメモリ空間においてＤＲＡＭ１の物理アドレスがずれて割り当てられていることが推定される。
この結果、図７（ｃ）に示すように、通常メモリのスキャンの結果において、不具合が検出されたメモリセルのアドレス位置もずれていることが推定される。これにより、ＳＩＰからＤＲＭ１を外して、不具合箇所のメモリセルを電子顕微鏡にて検査する際、異なったアドレス、すなわち正常なメモリセルを不具合の検出されたメモリセルと取り違えることが無くなる。この結果、不具合が検出されたメモリセルを確実に電子顕微鏡により観察することができる。
【００４２】
＜ＤＲＡＭ１を用いたフラッシュメモリ２の不良検出＞
図１の構成において、ＣＰＵ４がＤＲＡＭ１のデータをフラッシュメモリ２に対して書き込み、フラッシュメモリ２から期待値と異なるデータが検出された場合、ＤＲＡＭ１に異常があるかフラッシュメモリ２に異常があるかが容易には明確に判定できない。
すでに述べたＤＲＡＭ１のテストにより、ＤＲＡＭ１のＢＩＳＴ機能が正常である場合、以下の流れにてフラッシュメモリ２の良否判定を行うことができる。
ａ．ＬＳＩテスタがＣＰＵ４からメモリコントローラ３を介して、ＤＲＡＭ１の隠し欠陥アドレスに対し、この隠し欠陥アドレスに設定されている検査データの論理と逆の論理のデータを書き込む。例えば、ＬＳＩテスタは、隠し欠陥アドレスに検査データとして「Ｌ」レベルが設定されている場合、「Ｈ」レベルのデータを隠し欠陥アドレスに書き込む。
【００４３】
ｂ．ＬＳＩテスタがＣＰＵ４からメモリコントローラ３を介して、ＤＲＡＭ１の隠し欠陥アドレスに対する読み出しを行う。これにより、ＤＲＡＭ１は共通Ｉ／Ｏ線に対して、検査データを出力する。
ｃ．ＬＳＩテスタがＣＰＵ４からメモリコントローラ３を介して、フラッシュメモリ２に対し、共通Ｉ／Ｏ線に出力されているデータの書き込み処理を行う。
ｄ．ＬＳＩテスタがメモリコントローラ３を介して、フラッシュメモリ２におけるｃ．にて書き込んだアドレスから、ＣＰＵ４に対してデータの読み出しを行う。
【００４４】
ｅ．ＬＳＩテスタがＣＰＵ４から出力されるデータと各アドレスのデータに対する期待値と比較して良否判定を行う。
ここで、隠し欠陥アドレスに対する期待値が「Ｈ」レベルであり、検査データが「Ｌ」レベルであるため、フェイルとなった場合、ＤＲＡＭ１の隠し欠陥アドレスの検査データが正しく継承されているためフラッシュメモリ２が良品であり、一方、パスとなった場合にデータが変化したこととなり、フラッシュメモリ２が不良品であると判定できる。
また、フラッシュメモリ２の２つのＤＱ、例えば、ＤＱ６及びＤＱ７から検査データが検出された場合、フラッシュメモリ２の内部回路が不良となっていることが推定される。
【００４５】
このように、本実施形態によるシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力することを特徴とするシステムインパッケージである。
【００４６】
この実施形態によれば、ＳＩＰの試験モードにおいて、ＤＲＡＭ１に設けられた不良発生源部１１により、隠し欠陥アドレスに設定されている固定の検査データを用い、読み出し処理を行った際、この検査データが隠し欠陥アドレスにて確実に読み出されるため、メモリコントローラ３及びＣＰＵ４を介して出力され、かつフラッシュメモリ２が検査データを継承して、メモリコントローラ３及びＣＰＵ４を介して出力されると、検査データは固定した論理であるため、客観的にＳＩＰが正常に動作していることを判定できる。
【００４７】
また、この実施形態によれば、システムの論理アドレスであるメモリ空間において、ＤＲＡＭ１の物理アドレスが、設計された通りに割り当てられているか否かの判定が行え、かつずれている場合、どの程度ずれているかを欠陥アドレスと、検査データが出力された実際のアドレスとを比較することにより検出できるため、ＳＩＰのデータ出力の不良がプログラムの欠陥によることを判定することができる。
同様に、この実施形態によれば、システムの論理アドレスであるメモリ空間において、ＤＲＡＭ１の物理アドレスの１部が割り当てられていない場合、隠し欠陥アドレスからの検査データの検出の有無により、物理アドレス割り当てられていない状態を容易に検出することができる。
【００４８】
また、この実施形態によれば、ＤＲＡＭ１から出力された検査データが、フラッシュメモリ２により継承されるか否かを検出することにより、フラッシュメモリ２の不良判定を容易に行うことができる。
【００４９】
また、本実施形態によるシステムパッケージは、上記不良発生部１１において、複数の隠し欠陥アドレスを有し、各欠陥アドレスに対して論理の異なる検査データをそれぞれ設定していることを特徴とするシステムインパッケージである。
すなわち、ＤＱの一つおき、さらにバンク毎に、各バンクを分割したブロックごとに、それぞれ隠し欠陥アドレスをもうけ、それぞれ論理を異ならせる構成としてもよい。
この実施形態によれば、異なる論理を複数アドレスにて組み合わせて有しているため、共通Ｉ／Ｏ線それぞれに対する配線不良、あるいはシステムのメモリ空間にいずれの部分が割り当てられていないかなど、より詳細な判定を行うことができる。
【００５０】
また、本実施形態によれば、不良発生源部１１が、テストモードの際にイネーブルとなるメモリチップにおける隠し欠陥アドレスに対応する隠しメモリセルエリアを有しており、隠し欠陥アドレスがアクセスされた際に、上記欠陥メモリセルエリアにおける隠し欠陥アドレスに対応するメモリセルから検査データを出力することを特徴とするシステムインパッケージである。
この実施形態によれば、例えば、冗長メモリエリアに隣接させた領域に欠陥メモリセルエリアを生成するため、容易に隠しアドレスによりアクセスする欠陥メモリセルを作成することができる。
【００５１】
＜第２の実施形態＞
第１の実施形態においては、不良発生源部１１を欠陥メモリセルとして構成したが、第２の実施形態においては、図８に示すように、不良発生源部１１を、セレクタ１１１、コンパレータ１１２及びコンパレータ１１３により構成している。図８は第２の実施形態における不良発生源部１１の構成例を示すブロック図である。
ここで、コマンドレジスタに第２特殊ＭＲＳコマンドが設定されている場合、内部アクセスエリア変換回路は、コンパレータ１１２及びコンパレータ１１３に対し、制御信号Ｓを「Ｈ」レベルにて出力し、コマンドレジスタに第１特殊ＭＲＳコマンドが入力されている場合、あるいは第１及び第２特殊ＭＲＳ特殊コマンドのいずれもが入力されていない場合、制御信号Ｓを「Ｌ」レベルにて出力する。
【００５２】
コンパレータ１１２は、上記制御信号Ｓが「Ｈ」レベルの場合にイネーブル状態となり、制御信号Ｓが「Ｌ」レベルの場合にディセーブル状態となる。
コンパレータ１１２は、例えば予め隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５｝が設定されており、イネーブル状態において、リード信号が入力され、アドレス信号のアドレスが｛ＢＡＮＫ＝０，Ｘアドレス＝＃１２３，Ｙアドレス＝＃４５｝として供給されると、設定されている隠し欠陥アドレスと入力されたアドレスが一致したとして、論理が固定された検査データとして「Ｌ」レベルを出力する。一方、コンパレータ１１２は、隠し欠陥アドレスと異なるアドレスが入力された場合、またはリード信号でなくライト信号が入力されている場合、セレクタ１１１と接続された端子をハイインピーダンスとする。
また、コンパレータ１１２は、ディセーブル状態において、供給されるアドレスに関係なく、入出力バッファと接続された端子をハイインピーダンスとする。
また、コンパレータ１１２は、制御信号Ｓが「Ｈ」レベルであり、設定されている隠し欠陥アドレスと入力されたアドレスが一致した場合、セレクタ１１１に対して切替信号Ｐ１を出力する。
【００５３】
コンパレータ１１３は、上記制御信号Ｓが「Ｈ」レベルの場合にイネーブル状態となり、制御信号Ｓが「Ｌ」レベルの場合にディセーブル状態となる。
コンパレータ１１３は、例えば予め隠し欠陥アドレス｛ＢＡＮＫ＝０，Ｘアドレス＝＃２３４，Ｙアドレス＝＃４５｝が設定されており、イネーブル状態において、リード信号が入力され、アドレス信号のアドレスが｛ＢＡＮＫ＝０，Ｘアドレス＝＃２３４，Ｙアドレス＝＃４５｝として供給されると、設定されている隠し欠陥アドレスと入力されたアドレスが一致したとして、論理が固定された検査データとして「Ｈ」レベルを出力する。一方、コンパレータ１１３は、隠し欠陥アドレスと異なるアドレスが入力された場合、またはリード信号でなくライト信号が入力されている場合、セレクタ１１１と接続された端子をハイインピーダンスとする。
また、コンパレータ１１３は、ディセーブル状態において、供給されるアドレスに関係なく、入出力ッファと接続された端子をハイインピーダンスとする。
また、コンパレータ１１３は、制御信号Ｓが「Ｈ」レベルであり、設定されている隠し欠陥アドレスと入力されたアドレスが一致した場合、セレクタ１１１に対して制御信号Ｐ２を出力する。
【００５４】
セレクタ１１１は、コンパレータ１１２から切替信号Ｐ１、またはコンパレータ１１３から制御信号Ｐ２により、通常メモリセルエリア及び冗長メモリセルエリアにアクセス可能とするか、またはコンパレータ１１２及びコンパレータ１１３にアクセス可能とするかの切替を行う。
すなわち、入出力バッファを通常メモリセルエリア及び冗長メモリセルエリアに対してデータの入出力を行う内部Ｉ／Ｏ線に接続するか、またはコンパレータ１１２及びコンパレータ１１３に接続するかの切替を行う。例えば、切替信号Ｐ１または制御信号Ｐ２のいずれかが「Ｈ」レベルのとき、コンパレータ１１２及びコンパレータ１１３へ接続し、切替信号Ｐ１及び制御信号Ｐ２のいずれもが「Ｌ」レベルのとき、上記内部Ｉ／Ｏ線に接続する。
他の動作については、第１の実施形態と同様のため、説明を省略する。
【００５５】
本実施形態によるシステムインパッケージは、不良発生源部１１が、メモリチップであるＤＲＡＭ１のデータの入出力バッファに設けられ、テストモードの際に入力されるアドレスと、隠し欠陥アドレスとの比較を行い、一致した場合に検査データを出力することを特徴とするシステムインパッケージである。
この実施形態によれば、隠し欠陥アドレスに対応したメモリセルを作成する必要がないため、第１の実施形態に比較して、コンパクトな不良発生源部１１を形成することができる。
【００５６】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００５７】
本願の基本的技術思想はこれに限られず、例えば、実施形態ではＤＲＡＭ、フラッシュメモリで開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭやその他の型のメモリであっても良い。更に、ワード線、ビット線、メモリセル、センスアンプ等の接続関係、それらの具体的な回路形式は、実施例が開示する回路形式限られない。実施例においては、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。記憶セルを備えたロジック機能を備えた半導体チップ、ＣＰＵ、ＭＣＵ、ＤＳＰ等を複合してパッケージングした半導体装置に適用できる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
１…ＤＲＡＭ
２…フラッシュメモリ
３…メモリコントローラ
４…ＣＰＵ
１１…不良発生源部
１１１…セレクタ
１１２，１１３…コンパレータ
【特許請求の範囲】
【請求項１】
予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源が設けられ、端子が外部端子に直接接続されない、他の複数のチップと内部配線にて接続されたメモリチップを有し、テストモードの際、前記メモリチップにおける前記隠し欠陥アドレスがイネーブルとなり、前記内部配線に前記検査データを出力することを特徴とするシステムインパッケージ。
【請求項２】
前記不良発生源が複数の前記隠し欠陥アドレスを有し、各隠し欠陥アドレスに対して論理の異なる検査データをそれぞれ設定していることを特徴とする請求項１に記載のシステムインパッケージ。
【請求項３】
前記不良発生源が、
前記テストモードの際にイネーブルとなる前記メモリチップにおける前記隠し欠陥アドレスに対応する隠しメモリセル領域を有し、当該隠し欠陥アドレスがアクセスされた際に、前記隠しメモリセル領域における当該隠し欠陥アドレスに対応するメモリセルから前記検査データを出力することを特徴とする請求項１または請求項２に記載のシステムインパッケージ。
【請求項４】
前記不良発生源が、
前記メモリチップのデータの入出力バッファに設けられ、前記テストモードの際に入力されるアドレスと前記隠し欠陥アドレスの比較を行い、一致した場合に前記検査データを出力することを特徴とする請求項１または請求項２に記載のシステムインパッケージ。
【請求項５】
システムインパッケージが不良となった際に、メモリ領域を有する複数のチップのいずれが不良となったかの判定を行う場合、
予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源が設けられ、端子が外部端子に直接接続されない、他の複数のチップと内部配線にて接続されたメモリチップに対し、前記不良発生源をイネーブル状態とさせ、前記メモリチップにおける前記隠し欠陥アドレスをアクセスし、前記内部配線に前記検査データを出力し、他のチップに当該検査データを経由させた後、システムインパッケージの外部端子から出力される前記検査データを検出することを特徴とするシステムインパッケージの試験方法。
【請求項１】
予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源が設けられ、端子が外部端子に直接接続されない、他の複数のチップと内部配線にて接続されたメモリチップを有し、テストモードの際、前記メモリチップにおける前記隠し欠陥アドレスがイネーブルとなり、前記内部配線に前記検査データを出力することを特徴とするシステムインパッケージ。
【請求項２】
前記不良発生源が複数の前記隠し欠陥アドレスを有し、各隠し欠陥アドレスに対して論理の異なる検査データをそれぞれ設定していることを特徴とする請求項１に記載のシステムインパッケージ。
【請求項３】
前記不良発生源が、
前記テストモードの際にイネーブルとなる前記メモリチップにおける前記隠し欠陥アドレスに対応する隠しメモリセル領域を有し、当該隠し欠陥アドレスがアクセスされた際に、前記隠しメモリセル領域における当該隠し欠陥アドレスに対応するメモリセルから前記検査データを出力することを特徴とする請求項１または請求項２に記載のシステムインパッケージ。
【請求項４】
前記不良発生源が、
前記メモリチップのデータの入出力バッファに設けられ、前記テストモードの際に入力されるアドレスと前記隠し欠陥アドレスの比較を行い、一致した場合に前記検査データを出力することを特徴とする請求項１または請求項２に記載のシステムインパッケージ。
【請求項５】
システムインパッケージが不良となった際に、メモリ領域を有する複数のチップのいずれが不良となったかの判定を行う場合、
予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源が設けられ、端子が外部端子に直接接続されない、他の複数のチップと内部配線にて接続されたメモリチップに対し、前記不良発生源をイネーブル状態とさせ、前記メモリチップにおける前記隠し欠陥アドレスをアクセスし、前記内部配線に前記検査データを出力し、他のチップに当該検査データを経由させた後、システムインパッケージの外部端子から出力される前記検査データを検出することを特徴とするシステムインパッケージの試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−６５６８６（Ｐ２０１１−６５６８６Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１３０５９（Ｐ２００９−２１３０５９）
【出願日】平成２１年９月１５日（２００９．９．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１５日（２００９．９．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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