【課題】高融点金属を用いた凹型の電極における膜の厚減少を抑制する。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上に形成された第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成され、半導体基板１００に達するプラグ１０２と、プラグ１０２上に形成された酸素バリア膜１０３と、第１の層間絶縁膜１０１上に形成された第２の層間絶縁膜１０５と、第２の層間絶縁膜１０５に形成され、酸素バリア膜１０３に達する開口部１０４と、少なくとも開口部１０４の側壁を覆う下部電極１０６と、強誘電体又は高誘電体からなり、開口部１０４内に形成された容量絶縁膜１０７と、容量絶縁膜１０７上に形成された上部電極１０８とを備える。開口部１０４内に、第２の層間絶縁膜１０５の一部が残された凸部１０５ａを少なくとも１つ更に備え、下部電極１０６は、凸部１０５ａの側面も覆っている。 （もっと読む）

【課題】容量素子の電極における抵抗の上昇及び断線を防止する。
【解決手段】半導体記憶装置は、半導体基板１０１上に複数の容量素子１１２が形成された半導体記憶装置１００において、複数の容量素子１１２は、それぞれ、下部電極１０９と、下部電極１０９上に形成された金属酸化膜１１０と、金属酸化膜１１０上に形成された上部電極１１１とを備える。下部電極１０９及び上部電極１１１のうちの一方の電極は、複数の容量素子１１２の間を接続する配線として機能するように形成された共通電極である。該共通電極は、白金族金属及び白金族金属酸化物の混合物からなると共に、前記共通電極中に、少なくとも配線の方向に沿って白金族金属からなる導電経路が形成されている。 （もっと読む）

【課題】ＤＲＡＭのウエハ完成時の試験後に、キャパシタのデータ保持特性の変動に起因するメモリセルの不良によるＤＲＡＭの歩留まり低下を防止する。
【解決手段】アレイ状に配列されたメモリセルには、円筒型の情報蓄積電極１３を有し電気容量が大きなキャパシタを有するメモリセルと、円柱型の情報蓄積電極１４を有し電気容量が小さなキャパシタを有するメモリセルとが含まれ、これらは１：２の割合でメモリセルアレイ内に配置される。ウエハ完成時の試験では、規格により合致したしきい値でデータ保持特性が試験される。 （もっと読む）

珪化コバルトを含んだ導電性要素を持つトランジスタゲートを製造するための方法であって、高温工程（迫り上げ式ソースドレイン領域の作成など）が完了する後までに、トランジスタゲートの側壁スペーサー同士のあいだにて、犠牲材料を仮置きとして用いることを含む。加えて、珪化コバルトをその導電性要素内に有するトランジスタゲートを具えた半導体装置（DRAM装置およびNANDフラッシュメモリ装置など）も開示しており、同様に、迫り上げ式ソースドレイン領域および珪化コバルトをそのトランジスタゲート内に持つトランジスタも開示する。側壁スペーサー同士の上部のあいだに犠牲材料もしくは空隙を持つトランジスタゲートを含んだ、中途半導体装置構造についても開示をしている。
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【課題】３次元トランジスタの下部拡散層同士を接続する配線抵抗を低減する。
【解決手段】Ｘ方向及びＹ方向にマトリクス配置され、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅと、柱状体１００ｅの表面を覆うゲート絶縁膜１０６と、柱状体１００ｅの上部及び下部にそれぞれ形成された上部拡散層１０７及び下部拡散層１０８と、柱状体１００ｅの周囲を取り囲むゲート電極１１０と、Ｙ方向に隣接する下部拡散層１０８同士を互いに短絡させる下部電極１０４とを備える。これにより、下部拡散層１０８同士を接続する配線抵抗を大幅に低減することが可能となる。したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 （もっと読む）

【課題】チップ平面上の余剰領域を削減し、チップサイズを縮小する。
【解決手段】データの入出力を行う複数のデータパッド２２ａは、基板２０の外周の一辺の近傍に、その一辺に沿って配置され、複数のデータパッド２２ａに沿って、その内側にデータの入出力を行う複数のデータパッド２２ｂが配置されている。データを出力するためのＮＭＯＳ２８ａ，２８ｂは、データパッド２２ａ，２２ｂの間に配置され、データを出力するためのＰＭＯＳ２７ａ，２７ｂは、データパッド２２ａ，２２ｂの近傍に、ＮＭＯＳ２８ａ，２８ｂに対向する位置に配置されている。 （もっと読む）

【課題】露光装置の解像限界を超えた微細なパターンを有するＤＲＡＭやＦｅＲＡＭおよびクロスバー素子等の電子装置の製造方法を提供する。
【解決手段】基板１０上にダミー１１膜を基板１０上の素子領域１０Ａおよびその外側の外部領域１０Ｂを覆うように形成してパターニングし、ダミーパターン１１を素子領域１０Ａにおいては第１の高さＨ１に、外部領域１０Ｂにおいては第１の高さＨ１よりも小さい第２の高さＨ２を有するように形成し、基板１０上に別の膜１２をダミーパターン１１Ａ，Ｂを覆うように形成し、膜１２を異方性エッチングして素子領域中のダミーパターン１１Ａの側壁面に沿って第１および第２のパターン１２Ａ、Ｂを形成し、かつ、外部領域１０Ｂにおいては膜１２消失させ、素子領域１０Ａにおいて、第1および第2のパターン１２Ａ，Ｂを使って電子装置を形成する。 （もっと読む）

【課題】エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供する。
【解決手段】第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成する。金属配線層とエッチング停止膜１１２をパターニングして金属配線１１０を形成する。そして、第１の絶縁膜１０２上に第２の絶縁膜１１４を形成し、エッチング停止膜１１２が露出されるように第１のエッチングガスで第２の絶縁膜１１４の一部をエッチングする。続いて金属配線１１０が露出されるように第２のエッチングガスでエッチング停止膜１１２を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。 （もっと読む）

【課題】 半導体装置の大容量化に適したリーク電流が少なく、かつ高い誘電率を有する誘電膜の製造方法を提供する。
【解決手段】
第１の電極層上に酸化ストロンチュウムの非晶質膜を１原子層から数原子層の厚さ形成し、酸化ストロンチュウムの非晶質膜上に酸化チタンの非晶質膜を１原子層から数原子層形成し、酸化ストロンチュウム非晶質膜と酸化チタン非晶質膜との積層膜を結晶化開始温度に近い温度で熱処理を行い、積層膜を内部に複数の結晶粒を含む単層のチタン酸ストロンチュウム非晶質膜に変換することによって誘電体膜を形成する。積層膜は、交互に形成された酸化ストロンチュウム非晶質膜と前記酸化チタン非晶質膜を複数有してもよい。半導体装置は、内部に複数の結晶粒を含む単層のチタン酸ストロンチュウム非晶質膜を誘電体膜とするキャパシタを含む。 （もっと読む）

【課題】基板表面に露出した酸化膜などの被処理部を、ｌｅａｎｉｎｇといった問題を発生させずに除去することを目的とする。
【解決手段】基板Ｗ表面のシリコン酸化膜１００を除去してキャパシタ電極１０３を製造するキャパシタ電極１０３の製造方法であって、基板Ｗを第１の処理温度にして、ハロゲン元素を含むガスを供給し、シリコン酸化膜１００とハロゲン元素を含むガスとを化学反応させて、シリコン酸化膜１００を反応生成物に変質させる工程と、基板Ｗを前記第１の処理温度よりも高い第２の処理温度にして、反応生成物に変質させたシリコン酸化膜１００を除去する工程と、を有する。本発明によれば、ストレージノードホール１０１の内面に円筒形状のキャパシタ電極１０３を形成した後、キャパシタ電極１０３の周りに残っていたシリコン酸化膜１００を除去するに際し、ｌｅａｎｉｎｇを回避できる。 （もっと読む）