半導体メモリ素子の製造方法
【課題】エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供する。
【解決手段】第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成する。金属配線層とエッチング停止膜１１２をパターニングして金属配線１１０を形成する。そして、第１の絶縁膜１０２上に第２の絶縁膜１１４を形成し、エッチング停止膜１１２が露出されるように第１のエッチングガスで第２の絶縁膜１１４の一部をエッチングする。続いて金属配線１１０が露出されるように第２のエッチングガスでエッチング停止膜１１２を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。
【解決手段】第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成する。金属配線層とエッチング停止膜１１２をパターニングして金属配線１１０を形成する。そして、第１の絶縁膜１０２上に第２の絶縁膜１１４を形成し、エッチング停止膜１１２が露出されるように第１のエッチングガスで第２の絶縁膜１１４の一部をエッチングする。続いて金属配線１１０が露出されるように第２のエッチングガスでエッチング停止膜１１２を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にビアホール(via hole)の形成方法に係る半導体メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は、多数のメモリセル及びトランジスタを含み、非常に多くの個数の素子からなっている。多数の素子を連結するためにはラインも増設され、半導体メモリ素子の集積度がますます増加するに伴い、素子の幅及び素子間の間隔も狭くなる傾向がある。また、多数のメモリセルはビットライン(bit line)で連結されてストリング構造を構成するが、その際のビットラインとしては金属物質で形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ビットラインを形成する金属物質としてたとえばアルミニウムを用いることができるが、製造工程の段階でCl2やCHF3の混合ガスを用いてそのアルミニウムをエッチングして金属膜を形成する際、エッチングによってアルミニウム金属膜が損傷を受けるという問題がある。その問題を解決するために、エッチング損傷防止用として別途に追加の膜を形成することが考えられるが、その追加膜を形成する工程が増えて製造コストにも反映する。
【０００４】
以上から、本発明の目的は、ビットラインと接するビアホールを形成するためのエッチング工程であり、エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る代表的な半導体メモリ素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に金属配線層及びエッチング停止膜を形成する工程と、前記エッチング停止膜及び前記金属配線層をパターニングして金属配線を形成する工程と、前記エッチング停止膜を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記エッチング停止膜が露出されるように第１のエッチングガスによって前記第２の絶縁膜の一部をエッチングする工程と、そして、前記金属配線が露出されるように第２のエッチングガスによって前記エッチング停止膜を除去する工程と、含むことを特徴とする。
【発明の効果】
【０００６】
本発明の半導体メモリ素子の製造方法によれば、たとえば比抵抗が低いアルミニウムを金属膜として用いて、そのアルミニウム金属膜によるビットラインにビアホールを連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜のエッチング損傷を抑制できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の半導体メモリ素子の製造方法に係る好適な実施形態について、図面を参照して詳細に説明する。
【０００８】
図１（Ａ）〜（Ｅ）は、本実施形態による半導体メモリ素子の製造方法の各工程を示す断面図である。まず、図１（Ａ）に示すように、半導体基板１００上にはトランジスタやメモリセルのような半導体素子(図示略)が形成される。半導体素子を含む半導体基板１００上には第１の絶縁膜１０２を形成する。第１の絶縁膜１０２上には金属配線１１０を形成する。
【０００９】
具体的には、第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成した後、パターニング工程を実施する。これにより、金属配線１１０が形成され、この金属配線１１０の上部にエッチング停止膜１１２が残留する。金属配線１１０としては、第１の障壁金属層１０４と、金属膜１０６と、そして第２の障壁金属層１０８とからなる積層構造で形成することができる。第１及び第２の障壁金属層１０４，１０８は主にTiNで形成される。また、金属膜１０６は比抵抗が低い(2.5〜3.2uΩ-cm;常温基準)アルミニウム(alminium;Al)を用いて形成することができる。エッチング停止膜１１２としては、SiONまたは窒化膜(nitride)で形成することができ、望ましくはSiONで形成する。
【００１０】
つぎに、図１（Ｂ）に示すように、エッチング停止膜１１２が全て覆われるように、第１の絶縁膜１０２の上部に第２の絶縁膜１１４を形成する。第１及び第２の絶縁膜１０２，１１４は酸化膜でもって形成することができる。その際、図示はしないがビットライン用の金属膜１０６が多数の素子と連結される。
【００１１】
次に、図１（Ｃ）に示すように、第２の絶縁膜１１４の上部に反射防止膜１１６及びマスク膜パターン１１８が形成される。反射防止膜１１６としては有機反射防止膜(organicBARC)でもって形成することができる。
【００１２】
続いて、図１（Ｄ）に示すように、マスク膜パターンに沿って反射防止膜及び第２の絶縁膜１１４の一部を除去するために、第１のエッチング工程を実施する。この第１のエッチング工程はビアホール１２０(via hole)を形成するための工程であり、第２の絶縁膜１１４の一部を除去してホール(hole)を形成するが、エッチング停止膜１１２までエッチング工程を実施する。第１のエッチング工程は、CxHyFz系列のガスを主に用いる。具体的には、CxHyFz系列の混合ガスをメイン(main)ガスとして用い、補助ガスとしてO2、Ar及びCoを混合してエッチング工程を実施することもある。上記において、エッチング停止膜１１２よりも深くエッチングされ、第２の障壁金属層１０８が示されても関係がない。第１のエッチング工程を実施した後、マスク膜パターン及び反射防止膜を除去する。
【００１３】
また、図１（Ｅ）に示すように、金属配線１１０の金属膜１０６が出現するように第２のエッチング工程が実行される。この第２のエッチング工程は、第２の絶縁膜１１４)をマスクとし、ビアホール１２０を通じて露出されたエッチング停止膜パターン１１２ａと第２の障壁金属層パターン１０８ａを除去することによって、アルミニウムによる金属膜１０６を露見させるための工程である。第２のエッチング工程は、Cl2及びCHF3を混合したガスを用いる。Cl2及びCHF3は10〜20:1の比率で混合して用いる。Cl2及びCHF3の混合ガスがアルミニウム金属膜１０６を損傷させない原理は、以下ように説明できる。
【００１４】
すなわち、Cl2ガスでアルミニウムをエッチングすれば、クロリド(chloride)系列であるAlCl3という反応物質が発生される。AlCl3は融点(melting point)が170〜190℃で、容易に除去される反応物であり、アルミニウムのエッチングを妨害することなく継続して進行することができるようにする。一方、フローリン(fluorine;F)を含有したCxHyFz系列のガスを混合してエッチング工程を進行すれば、AlCl3の反応物以外にもフローリン系列のAlF3という反応物が発生される。AlF3は、融点が1250〜1290℃と非常に高いため、非揮発性(non-volatile)の特性を有する。反応物質としてAlF3が発生してアルミニウム金属膜１０６の表面を覆うようになるため、アルミニウム金属膜１０６の損傷を防止することができる。これにより、エッチング損傷を防止するために追加の膜を形成せずにもエッチングガスを変化させることにより、金属膜１０６のエッチング損傷を防止することができる。
【００１５】
また、第１のエッチング工程と第２のエッチング工程は、イン-サイチュウ(in-situ)またはエックス-サイチュウ(ex-situ)で実施することができる。これにより、ビアホール１２０を形成するためのエッチング工程時にアルミニウム金属膜１０６のエッチング損失を抑制することができる。
【００１６】
以上、本発明の半導体メモリ素子の製造方法についてその実施形態が説明されたが、かかる実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。すなわち、本発明の技術的思想は望ましい実施形態として具体的に記述されたが、あくまでその実施形態を本発明への理解を深めるべく説明のためのものである。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施形態が可能であることを理解することができるものである。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明による半導体メモリ素子の製造方法の好適な実施形態においてその工程を示す断面図。
【図１Ｂ】同実施形態の工程を示す断面図。
【図１Ｃ】同実施形態の工程を示す断面図。
【図１Ｄ】同実施形態の工程を示す断面図。
【図１Ｅ】同実施形態の工程を示す断面図。
【符号の説明】
【００１８】
100 :半導体基板
102 :第１の絶縁膜
104 :第１の障壁金属層
106 :金属膜
108 :第２の障壁金属層
110 :金属配線
112 :エッチング停止膜
114 :第２の絶縁膜
116 :反射防止膜
118 :マスク膜パターン
120 :ビアホール
【技術分野】
【０００１】
本発明は、特にビアホール(via hole)の形成方法に係る半導体メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は、多数のメモリセル及びトランジスタを含み、非常に多くの個数の素子からなっている。多数の素子を連結するためにはラインも増設され、半導体メモリ素子の集積度がますます増加するに伴い、素子の幅及び素子間の間隔も狭くなる傾向がある。また、多数のメモリセルはビットライン(bit line)で連結されてストリング構造を構成するが、その際のビットラインとしては金属物質で形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ビットラインを形成する金属物質としてたとえばアルミニウムを用いることができるが、製造工程の段階でCl2やCHF3の混合ガスを用いてそのアルミニウムをエッチングして金属膜を形成する際、エッチングによってアルミニウム金属膜が損傷を受けるという問題がある。その問題を解決するために、エッチング損傷防止用として別途に追加の膜を形成することが考えられるが、その追加膜を形成する工程が増えて製造コストにも反映する。
【０００４】
以上から、本発明の目的は、ビットラインと接するビアホールを形成するためのエッチング工程であり、エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る代表的な半導体メモリ素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に金属配線層及びエッチング停止膜を形成する工程と、前記エッチング停止膜及び前記金属配線層をパターニングして金属配線を形成する工程と、前記エッチング停止膜を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記エッチング停止膜が露出されるように第１のエッチングガスによって前記第２の絶縁膜の一部をエッチングする工程と、そして、前記金属配線が露出されるように第２のエッチングガスによって前記エッチング停止膜を除去する工程と、含むことを特徴とする。
【発明の効果】
【０００６】
本発明の半導体メモリ素子の製造方法によれば、たとえば比抵抗が低いアルミニウムを金属膜として用いて、そのアルミニウム金属膜によるビットラインにビアホールを連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜のエッチング損傷を抑制できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の半導体メモリ素子の製造方法に係る好適な実施形態について、図面を参照して詳細に説明する。
【０００８】
図１（Ａ）〜（Ｅ）は、本実施形態による半導体メモリ素子の製造方法の各工程を示す断面図である。まず、図１（Ａ）に示すように、半導体基板１００上にはトランジスタやメモリセルのような半導体素子(図示略)が形成される。半導体素子を含む半導体基板１００上には第１の絶縁膜１０２を形成する。第１の絶縁膜１０２上には金属配線１１０を形成する。
【０００９】
具体的には、第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成した後、パターニング工程を実施する。これにより、金属配線１１０が形成され、この金属配線１１０の上部にエッチング停止膜１１２が残留する。金属配線１１０としては、第１の障壁金属層１０４と、金属膜１０６と、そして第２の障壁金属層１０８とからなる積層構造で形成することができる。第１及び第２の障壁金属層１０４，１０８は主にTiNで形成される。また、金属膜１０６は比抵抗が低い(2.5〜3.2uΩ-cm;常温基準)アルミニウム(alminium;Al)を用いて形成することができる。エッチング停止膜１１２としては、SiONまたは窒化膜(nitride)で形成することができ、望ましくはSiONで形成する。
【００１０】
つぎに、図１（Ｂ）に示すように、エッチング停止膜１１２が全て覆われるように、第１の絶縁膜１０２の上部に第２の絶縁膜１１４を形成する。第１及び第２の絶縁膜１０２，１１４は酸化膜でもって形成することができる。その際、図示はしないがビットライン用の金属膜１０６が多数の素子と連結される。
【００１１】
次に、図１（Ｃ）に示すように、第２の絶縁膜１１４の上部に反射防止膜１１６及びマスク膜パターン１１８が形成される。反射防止膜１１６としては有機反射防止膜(organicBARC)でもって形成することができる。
【００１２】
続いて、図１（Ｄ）に示すように、マスク膜パターンに沿って反射防止膜及び第２の絶縁膜１１４の一部を除去するために、第１のエッチング工程を実施する。この第１のエッチング工程はビアホール１２０(via hole)を形成するための工程であり、第２の絶縁膜１１４の一部を除去してホール(hole)を形成するが、エッチング停止膜１１２までエッチング工程を実施する。第１のエッチング工程は、CxHyFz系列のガスを主に用いる。具体的には、CxHyFz系列の混合ガスをメイン(main)ガスとして用い、補助ガスとしてO2、Ar及びCoを混合してエッチング工程を実施することもある。上記において、エッチング停止膜１１２よりも深くエッチングされ、第２の障壁金属層１０８が示されても関係がない。第１のエッチング工程を実施した後、マスク膜パターン及び反射防止膜を除去する。
【００１３】
また、図１（Ｅ）に示すように、金属配線１１０の金属膜１０６が出現するように第２のエッチング工程が実行される。この第２のエッチング工程は、第２の絶縁膜１１４)をマスクとし、ビアホール１２０を通じて露出されたエッチング停止膜パターン１１２ａと第２の障壁金属層パターン１０８ａを除去することによって、アルミニウムによる金属膜１０６を露見させるための工程である。第２のエッチング工程は、Cl2及びCHF3を混合したガスを用いる。Cl2及びCHF3は10〜20:1の比率で混合して用いる。Cl2及びCHF3の混合ガスがアルミニウム金属膜１０６を損傷させない原理は、以下ように説明できる。
【００１４】
すなわち、Cl2ガスでアルミニウムをエッチングすれば、クロリド(chloride)系列であるAlCl3という反応物質が発生される。AlCl3は融点(melting point)が170〜190℃で、容易に除去される反応物であり、アルミニウムのエッチングを妨害することなく継続して進行することができるようにする。一方、フローリン(fluorine;F)を含有したCxHyFz系列のガスを混合してエッチング工程を進行すれば、AlCl3の反応物以外にもフローリン系列のAlF3という反応物が発生される。AlF3は、融点が1250〜1290℃と非常に高いため、非揮発性(non-volatile)の特性を有する。反応物質としてAlF3が発生してアルミニウム金属膜１０６の表面を覆うようになるため、アルミニウム金属膜１０６の損傷を防止することができる。これにより、エッチング損傷を防止するために追加の膜を形成せずにもエッチングガスを変化させることにより、金属膜１０６のエッチング損傷を防止することができる。
【００１５】
また、第１のエッチング工程と第２のエッチング工程は、イン-サイチュウ(in-situ)またはエックス-サイチュウ(ex-situ)で実施することができる。これにより、ビアホール１２０を形成するためのエッチング工程時にアルミニウム金属膜１０６のエッチング損失を抑制することができる。
【００１６】
以上、本発明の半導体メモリ素子の製造方法についてその実施形態が説明されたが、かかる実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。すなわち、本発明の技術的思想は望ましい実施形態として具体的に記述されたが、あくまでその実施形態を本発明への理解を深めるべく説明のためのものである。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施形態が可能であることを理解することができるものである。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明による半導体メモリ素子の製造方法の好適な実施形態においてその工程を示す断面図。
【図１Ｂ】同実施形態の工程を示す断面図。
【図１Ｃ】同実施形態の工程を示す断面図。
【図１Ｄ】同実施形態の工程を示す断面図。
【図１Ｅ】同実施形態の工程を示す断面図。
【符号の説明】
【００１８】
100 :半導体基板
102 :第１の絶縁膜
104 :第１の障壁金属層
106 :金属膜
108 :第２の障壁金属層
110 :金属配線
112 :エッチング停止膜
114 :第２の絶縁膜
116 :反射防止膜
118 :マスク膜パターン
120 :ビアホール
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に金属配線層及びエッチング停止膜を形成する工程と、
前記エッチング停止膜及び前記金属配線層をパターニングして金属配線を形成する工程と、
前記エッチング停止膜を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記エッチング停止膜が露出されるように第１のエッチングガスによって前記第２の絶縁膜の一部をエッチングする工程と、そして、
前記金属配線が露出されるように第２のエッチングガスによって前記エッチング停止膜を除去する工程と、
含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記金属配線は、第１の障壁金属層、金属膜及び第２の障壁金属層で形成されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記第１及び第２の障壁金属層は、TiNで形成することを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項４】
前記金属膜は、アルミニウムによって形成されることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項５】
前記エッチング停止膜は、SiONまたは窒化膜で形成されることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項６】
前記第１のエッチング工程は、CxHyFz系列のガスを用いることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項７】
前記CxHyFz系列のガスを主に用い、それを補助する補助ガスとしてO2、Ar及びCoを混合してエッチング工程を実施することを特徴とする請求項６に記載の半導体メモリ素子の製造方法。
【請求項８】
前記第２のエッチング工程は、Cl2及びCHF3を混合したガスを用いることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項９】
前記Cl2及びCHF3は、10〜20:1の比率でもって混合することを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記第１及び第２のエッチング工程は、イン-サイチュウまたはエックス-サイチュウで実施することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記第２の絶縁膜のエッチング領域は、前記金属配線の上部のビアホールが形成される領域であることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に金属配線層及びエッチング停止膜を形成する工程と、
前記エッチング停止膜及び前記金属配線層をパターニングして金属配線を形成する工程と、
前記エッチング停止膜を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記エッチング停止膜が露出されるように第１のエッチングガスによって前記第２の絶縁膜の一部をエッチングする工程と、そして、
前記金属配線が露出されるように第２のエッチングガスによって前記エッチング停止膜を除去する工程と、
含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記金属配線は、第１の障壁金属層、金属膜及び第２の障壁金属層で形成されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記第１及び第２の障壁金属層は、TiNで形成することを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項４】
前記金属膜は、アルミニウムによって形成されることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項５】
前記エッチング停止膜は、SiONまたは窒化膜で形成されることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項６】
前記第１のエッチング工程は、CxHyFz系列のガスを用いることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項７】
前記CxHyFz系列のガスを主に用い、それを補助する補助ガスとしてO2、Ar及びCoを混合してエッチング工程を実施することを特徴とする請求項６に記載の半導体メモリ素子の製造方法。
【請求項８】
前記第２のエッチング工程は、Cl2及びCHF3を混合したガスを用いることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項９】
前記Cl2及びCHF3は、10〜20:1の比率でもって混合することを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記第１及び第２のエッチング工程は、イン-サイチュウまたはエックス-サイチュウで実施することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記第２の絶縁膜のエッチング領域は、前記金属配線の上部のビアホールが形成される領域であることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｅ】
【図１Ｄ】
【図１Ｂ】
【図１Ｃ】
【図１Ｅ】
【図１Ｄ】
【公開番号】特開２００８−１４１１５５（Ｐ２００８−１４１１５５Ａ）
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願番号】特願２００７−１３３６１５（Ｐ２００７−１３３６１５）
【出願日】平成１９年５月２１日（２００７．５．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願日】平成１９年５月２１日（２００７．５．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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