【課題】ＣＭＯＳＩＣを用いたフェールセーフＡＮＤ回路を提供する。
【解決手段】入力端子に論理値１の電源枠外レベルの論理入力信号が入力しているときに前段から入力する交流信号を後段へ伝達する交流信号伝達部１−１〜１−ｎを、縦続接続し、各交流信号伝達部１−１〜１−ｎを、入力する電源枠外レベルの交流信号に基づいて電源枠内レベルの交流信号を出力する第１ＣＭＯＳＩＣＡと、論理入力信号の入力端子となる電源端子に電源枠外レベルの論理入力信号が入力しているときに第１ＣＭＯＳＩＣＡから出力される電源枠内レベルの交流信号に基づいて電源枠外レベルの交流信号を後段の交流信号伝達部に伝達する第２ＣＭＯＳＩＣＢと、第１ＣＭＯＳＩＣＡ及び第２ＣＭＯＳＩＣＢの各入力ラインとそれぞれの低電位側電源ラインとの間に接続したコンデンサとを備えて構成した。 （もっと読む）

【課題】ノイズや縮退故障等による意図しないリセット信号の解除を防止することが可能なリセット信号生成回路及びそれを備えた半導体集積回路を提供すること。
【解決手段】本発明にかかるリセット信号生成回路は、基準リセット信号ＲＥＳＥＴＺを第１ノードに伝達するための信号線ＲＯＵＴ１１と、基準リセット信号ＲＥＳＥＴＺの反転信号を第２ノードに伝達するための信号線ＲＯＵＴＺ１２と、第２ノードに伝達された信号の反転信号を出力するＩＮＶ回路１０４と、第１ノードに伝達された信号の論理値と、ＩＮＶ回路１０４の出力信号の論理値と、が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにするＡＮＤ回路１０５と、を備える。 （もっと読む）

【課題】本発明は、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置を提供する。
【解決手段】本発明は、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成することが可能な半導体装置１０である。半導体装置１０は、並列に複数接続され、“０”と“１”との二つの状態を保持することが可能なフリップフロップ回路２と、複数のフリップフロップ回路２と接続し、複数のフリップフロップ回路２のうち、少なくとも一つのフリップフロップ回路２で保持する状態が“０”の場合、“０”に対応する電位の信号を生成し、出力するＡＮＤ回路３とを備える。 （もっと読む）

【課題】 グランド端子がオープン状態となった場合であっても、グランド端子以外の端子の電位に応じて、内部回路の動作／非動作が決定されてしまうような不都合が生じないようにする。
【解決手段】 集積回路装置は、内部回路２００と、グランド端子ＴＧと、内部回路が動作している期間の少なくとも一部の期間においてグランドレベルとなる第１信号ＳＧ１が供給される第１端子Ｔ１と、第１端子Ｔ１の電圧と、グランド端子ＴＧの電圧とを比較することによって、グランド端子ＴＧのオープン状態を検出する検出回路２０と、検出回路２０によってグランド端子ＴＧのオープン状態が検出されると、内部回路２００をリセットまたはディスエーブル状態に設定する設定回路３０と、を含む。 （もっと読む）

【課題】安全性の検証作業が容易なフェールセーフＡＮＤゲートを提供することを目的とする。
【解決手段】全ての入力端子に論理値１の論理入力信号が入力したときのみ論理値１に相当する交流信号を発生し、回路故障時に交流信号が発生しないフェールセーフＡＮＤゲートであって、入力端子に論理値１の論理入力信号が入力したときに前段から入力する交流信号を後段へ伝達する交流信号伝達部１〜４を、入力側と出力側が電気的に絶縁されたフォトカプラＰＣ２〜ＰＣ３を介して従続接続し、全ての入力端子ａ〜ｄに論理値１の論理入力信号が入力したときのみ初段の交流信号伝達部１の交流信号が最終段の交流信号伝達部４まで順次伝達されて論理値１に相当する交流信号を発生し、回路故障時に最終段の交流信号伝達部４から交流信号が発生しない構成とした。 （もっと読む）

【課題】ピクセルクロックの入力が停止した場合でも画像表示装置を安全に制御できるとともに、入力される信号の正常状態及び異常状態に一意に対応した判定信号を生成する回路を提供する。
【解決手段】判定部４０と、保護ゲート部９０とを備えて構成される。判定部は、基準クロックが定める期間内のピクセルクロックの計数結果を用いて、ピクセルクロックが正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路２００を有している。判定部は、クロック判定信号を判定信号として出力する。また、保護ゲート部は、判定信号が正常を示すとき、タイミング信号を通過させる。 （もっと読む）

【課題】 複数の半導体集積回路が出力するエラー検出信号のワイヤードＯＲを取って各半導体集積回路にパワーダウン指令信号として与える場合に、各半導体集積回路を安定してパワーダウン状態に移行させる。
【解決手段】 外部からのパワーダウン指令信号ＰＤＮがインバータ１３の閾値を下回ったときにパワーダウン制御信号をアクティブレベルとするパワーダウン制御回路１４と、パワーダウン制御信号が非アクティブレベルのときに、エラーの検出に応じてＮチャネル電界効果トランジスタ１２をＯＮ状態としてエラー検出信号ＥＲＮをアクティブレベルとするエラー検出回路１１との間に遅延回路１５を介挿し、パワーダウン指令信号ＰＤＮがインバータ１３の閾値を下回った後も、エラー検出信号ＥＲＮが非アクティブレベルからアクティブレベルへ向かう方向の変化を継続するようにした。 （もっと読む）

ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成する方法及びフェイルセーフ回路は、一定スイッチレベルを供給する第１のインバータ段（１０，１８）と、前記入力パッド（２８）の信号レベルに依存する可変スイッチレベルを供給し、前記第１のインバータ段（１０，１８）の前記一定スイッチレベルを前記第２のインバータ段（３２，４４）の前記可変スイッチレベルと比較し、前記第２のインバータ段（３２，４４）の前記可変スイッチレベルが前記一定スイッチレベルよりも高い場合に、出力信号をその出力端子（４２）に供給する第２のインバータ段（３２，４４）と、前記第２のインバータ段（３２，４４）と直列に接続され、前記第２のインバータ段（３２，４４）の前記可変スイッチレベルを減少させる付加的な回路要素（５２）と、を備えている。
（もっと読む）