インタリーブ装置及びインタリーブ方法
【課題】チャネルインタリーブ処理時間を短縮するインタリーブ装置及びインタリーブ方法を提供する。
【解決手段】CQI用メモリ書き込み部101は、CQIをチャネルインタリーブ行列に見立てたメモリ103の先頭から行方向にシンボル単位で書き込む。DATA用メモリ書き込み部102は、CQIの書き込み完了アドレス番号及びシンボル番号の続きから、DATAをチャネルインタリーブ行列に見立てたメモリ103に行方向にシンボル単位で書き込む。メモリ読み出し部104は、メモリ103から記憶されたCQI及びDATAをチャネルインタリーブ行列のマッピングに従って、メモリ103の先頭から列方向にシンボル単位で読み出し、データ多重部105は、読み出されたCQI及びDATAにRIチャネルインタリーブデータ及びACKチャネルインタリーブデータを多重し、チャネルインタリーブデータとして出力する。
【解決手段】CQI用メモリ書き込み部101は、CQIをチャネルインタリーブ行列に見立てたメモリ103の先頭から行方向にシンボル単位で書き込む。DATA用メモリ書き込み部102は、CQIの書き込み完了アドレス番号及びシンボル番号の続きから、DATAをチャネルインタリーブ行列に見立てたメモリ103に行方向にシンボル単位で書き込む。メモリ読み出し部104は、メモリ103から記憶されたCQI及びDATAをチャネルインタリーブ行列のマッピングに従って、メモリ103の先頭から列方向にシンボル単位で読み出し、データ多重部105は、読み出されたCQI及びDATAにRIチャネルインタリーブデータ及びACKチャネルインタリーブデータを多重し、チャネルインタリーブデータとして出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、第3世代移動通信システムの標準化グループである3GPP(3rd Generation Partnership Project)の長期的高度化システム(LTE:Long Term Evolution)における、上りリンク共有チャネル(UL−SCH:Uplink Shared Channel)のチャネルインタリーブ処理を行うインタリーブ装置及びインタリーブ方法に関する。
【背景技術】
【0002】
無線通信では、フェージングによりバースト誤りが発生し、このバースト誤りによって、誤り訂正符号がその能力を十分に発揮することができず、誤り訂正符号を用いるだけでは、誤り耐性を高めるのに限界がある。このような場合に、誤り系列をランダムにする技術としてインタリーブを用いることが知られている。このインタリーブ技術は、無線通信にはほとんど必須の技術であり、3GPP LTEのUL−SCHによって送信する信号にも適用され、非特許文献1等に具体的に示されている。以下、非特許文献1に記載のインタリーブ処理について説明する。
【0003】
図1は、非特許文献1に記載のUL−SCHの処理フローを示す図である。以下の説明では、図1におけるData and control multiplexing 11及びChannel Interleaver 12がチャネルインタリーブ処理を行うものとする。図1に示すように、非特許文献1に記載のチャネルインタリーブ処理方法は、異なる処理系で符号化された4種類のデータを入力してチャネルインタリーブ処理を行い、チャネルインタリーブデータを出力する。
【0004】
ここで、4種類の入力データは、UL−SCHデータ(以下、「DATA」と呼ぶ)、CQI(Channel Quality Information)、ハイブリッドARQ−ACK(以下、「ACK」と呼ぶ)及びRI(Rank Indicator)である。
【0005】
このようなチャネルインタリーバは、通常、メモリを使用し、メモリのビット方向をチャネルインタリーブ行列の列方向、アドレス方向をチャネルインタリーブ行列の行方向と見立ててデータをマッピングすることにより、チャネルインタリーブ処理を実現する。なお、チャネルインタリーブ行列の行方向は複数のビットからなる変調シンボル単位で扱う。
【0006】
次に、非特許文献1に記載のチャネルインタリーブ処理方法を実現するチャネルインタリーバの一般的な構成を図2に示し、図2に示したチャネルインタリーバの動作について図3〜図8を用いて説明する。
【0007】
ステップS31では、CQIがCQI用書き込み部21に入力され、DATAがDATA用書き込み部22に入力され、RIがRI用書き込み部23に入力され、ACKがACK用書き込み部24に入力される。これらの各データは、バッファやレジスタに用意されているものとし、用意されている状態を図4に示す。
【0008】
図4の例では、DATAは、f0,f1,…,f18の19シンボルから成るデータである。同様に、CQIは、q0,q1,…,q11の12シンボル、RIは、qRI0,qRI1,…,qRI13の14シンボル、ACKは、qACK0,qACK1,…,qACK8の9シンボル、からそれぞれ成るデータである。
【0009】
ステップS32では、RI用メモリ書き込み部23がRIをチャネルインタリーブ行列に見立てたメモリ25へ書き込み、非特許文献1に記載されているようにマッピングする。ステップS32が完了した時点におけるマッピングの様子を図5に示す。
【0010】
ステップS33では、まず、CQI用メモリ書き込み部21が、CQIをメモリ25へ書き込み、非特許文献1に記載されているように、ステップS32で既にRIをマッピングした位置をスキップしながらマッピングする。そして、CQIの書き込みが完了したら、CQI用メモリ書き込み部21は、その完了アドレス番号とシンボル番号の情報をDATA用メモリ書き込み部22に通知する。続いて、DATA用メモリ書き込み部22は、CQIの書き込み完了アドレス番号とシンボル番号とに基づいて、CQIの最後のシンボルに続けてDATAをメモリ25へ書き込み、非特許文献1に記載されているように、ステップS32で既にRIをマッピングした位置をスキップしながらマッピングする。
【0011】
なお、ステップS33におけるCQIに続けてDATAを書き込む処理は、図1のData and control multiplexing 11における処理に相当する。このため、CQI、DATAの順に結合したq0,q1,…,q11,f0,f1,…,f18の計31シンボルのデータをg0,g1,…,g30と置き換える。ステップS33が完了した時点におけるマッピングの様子を図6に示す。
【0012】
ステップS34では、ACK用メモリ書き込み部24がACKをメモリ25へ書き込み、メモリ25に書き込まれたCQI又はDATAの一部に非特許文献1に記載されているように上書きマッピングする。ステップS34が完了した時点におけるマッピングの様子を図7に示す。
【0013】
ステップS35では、メモリ読み出し部26がメモリ25からデータを列毎に読み出し、チャネルインタリーブデータとして出力する。チャネルインタリーブデータを図8に示す。
【先行技術文献】
【非特許文献】
【0014】
【非特許文献1】3GPP TS 36.212 V8.4.0 (Figure 5.2.2-1: Transport channel processing for UL-SCH)
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、上述した非特許文献1に記載のチャネルインタリーブ処理方法では、図9に示すように、各メモリ書き込み部がRI、CQI、DATA、ACKをメモリ25へ順番に書き込み、その後にメモリ読み出し部26がメモリ25からデータを読み出しており、各処理は前の処理が終了してから始まるため、チャネルインタリーブ処理に時間がかかる。
【0016】
本発明の目的は、チャネルインタリーブ処理時間を短縮するインタリーブ装置及びインタリーブ方法を提供することである。
【課題を解決するための手段】
【0017】
本発明のインタリーブ装置は、第1データと第2データとをそれぞれ異なる領域に記憶するメモリと、前記第1データを前記メモリに書き込む第1書き込み手段と、前記第2データを前記メモリに書き込む第2書き込み手段と、前記メモリに記憶された前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す読み出し手段と、読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する多重手段と、を具備する構成を採る。
【0018】
本発明のインタリーブ方法は、第1データをメモリに書き込む工程と、前記第1データの書き込みと並行して、第2データを前記第1データが書き込まれる領域とは異なる領域の前記メモリに書き込む工程と、前記メモリに書き込まれた前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す工程と、読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する工程と、を具備する構成を採る。
【発明の効果】
【0019】
本発明によれば、チャネルインタリーブ処理時間を短縮することができる。
【図面の簡単な説明】
【0020】
【図1】非特許文献1に記載のUL−SCHの処理フローを示す図
【図2】非特許文献1に記載のチャネルインタリーブ処理方法を実現するチャネルインタリーバの一般的な構成を示すブロック図
【図3】図2に示したチャネルインタリーバの動作を示すフロー図
【図4】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図5】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図6】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図7】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図8】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図9】図2に示したインタリーバの処理タイミングを示す図
【図10】本発明の実施の形態1に係るチャネルインタリーバの構成を示すブロック図
【図11】CQI及びDATAをメモリにマッピングした様子を示す図
【図12】2ビットRIをCQI及びDATAに多重する方法の説明に供する図
【図13】2ビットRIをCQI及びDATAに多重する方法の説明に供する図
【図14】図10に示したインタリーバの処理タイミングを示す図
【図15】本発明の実施の形態2に係るインタリーバの構成を示すブロック図
【図16】CQIをメモリにマッピングした様子を示す図
【図17】DATAをメモリにマッピングした様子を示す図
【図18】図15に示したインタリーバの処理タイミングを示す図
【図19】本発明の実施の形態3に係るインタリーバの構成を示すブロック図
【図20】CQIをメモリにマッピングした様子を示す図
【図21】DATAをメモリにマッピングした様子を示す図
【図22】DATA読み出しアドレスの生成方法の説明に供する各種パラメータの生成タイミングを示す図
【図23】DATA読み出し開始前の初期アドレスの説明に供する図
【図24】ACK上書き前のチャネルインタリーブ行列へのマッピングの様子を示す図
【図25】DATA読み出しアドレスの生成方法の説明に供する各種パラメータの生成タイミング及びシンボル種別を示す図
【図26】図19に示したインタリーバの処理タイミングを示す図
【発明を実施するための形態】
【0021】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一機能を有する構成には、同一符号を付し、重複する説明は省略する。
【0022】
(実施の形態1)
図10は、本発明の実施の形態1に係るチャネルインタリーバ100の構成を示すブロック図である。この図において、CQI用メモリ書き込み部101は、入力されたCQIをチャネルインタリーブ行列に見立てたメモリ103の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。CQI用メモリ書き込み部101は、CQIの書き込みが完了したら、その完了アドレス番号及びシンボル番号の情報をDATA用メモリ書き込み部102に通知する。
【0023】
DATA用メモリ書き込み部102は、CQI用メモリ書き込み部101から通知されたCQIの書き込み完了アドレス番号及びシンボル番号の続きから、DATAをチャネルインタリーブ行列に見立てたメモリ103に行方向にシンボル単位で書き込み、マッピングする。このときも、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。
【0024】
メモリ103は、CQI用メモリ書き込み部101によって書き込まれたCQIと、DATA用メモリ書き込み部102によって書き込まれたDATAとを記憶し、記憶したCQIとDATAとがメモリ読み出し部104によって読み出される。メモリ103は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、データ(ここでは、CQI及びDATA)のマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してメモリ103が設定された場合、CQI及びDATAをメモリ103にマッピングした様子を図11に示す。図11において、skipはデータ書き込み時にスキップしたRIのマッピング位置を示す。
【0025】
メモリ読み出し部104は、メモリ103から記憶されたCQI及びDATAをチャネルインタリーブ行列のマッピングに従って、メモリ103の先頭から列方向にシンボル単位で読み出し、データ多重部105に出力する。
【0026】
データ多重部105は、RIチャネルインタリーブデータを生成する。具体的には、RIは1種類又は3種類のシンボル値を繰り返して構成されるという特徴があるため、RIチャネルインタリーブデータもこの1種類又は3種類のシンボル値を適切に並べ替えることで生成できる。すなわち、データ多重部105は、この1種類又は3種類のシンボル値を格納したレジスタから適切なタイミングと順番でシンボル値を取り込むことにより、RIチャネルインタリーブデータを生成する。
【0027】
また、データ多重部105は、ACKチャネルインタリーブデータを生成する。具体的には、システムの複信方式がFDD(Frequency Division Duplex)方式の場合、ACKもRIと同様に、1種類又は3種類のシンボル値を繰り返して構成されるという特徴があるため、ACKチャネルインタリーバデータもこの1種類又は3種類のシンボル値を適切に並べ替えることで生成できる。すなわち、データ多重部105は、この1種類又は3種類のシンボル値を格納したレジスタから適切なタイミングと順番でシンボル値を取り込むことにより、ACKチャネルインタリーブデータを生成する。
【0028】
そして、データ多重部105は、メモリ読み出し部104から出力されたCQI及びDATA、RIチャネルインタリーブデータ及びACKチャネルインタリーブデータを多重し、チャネルインタリーブデータを生成して出力する。
【0029】
ここで、RIが1種類又は3種類のシンボル値を繰り返して構成されることについて説明する。まず、図1に示したRIのチャネル符号化(Channel coding)に着目すると、この入力は[O0RI]又は[O1RIO0RI]であり、前者を1ビットRI、後者を2ビットRIと呼び、それぞれ1ビット、2ビットからなる。入力されたRIはチャネル符号化が行われ、q0RI,q1RI,…,qQRIRI-1(ビット列)として出力され、QRIビット長となる。なお、QRIビット長の算出方法は非特許文献1に規定されている。
【0030】
次に、1ビットRIをチャネル符号化する場合について具体的に説明する。以下に示す表1は、非特許文献1に記載のTable 5.2.2.6-3である。
【表1】
【0031】
表1において、Qmは変調多値数(1シンボルで送信できるビット数)を表し、Qm=2はQPSKを、Qm=4は16QAMを、Qm=6は64QAMをそれぞれ表している。
【0032】
表1によれば、1ビットRIの符号化RI(Encoded RI)は1シンボルの長さなので、これをシンボル値Aとおくと、Qm=2のときA=[O0RIy](2ビット)、Qm=4のときA=[O0RIyxx](4ビット)、Qm=6のときA=[O0RIyxxxx](6ビット)となる。ただし、y、xは任意の値とする。
【0033】
チャネル符号化されたRIは、q0RI,q1RI,…,qQRIRI-1として出力され、この出力は符号化RIをQRI/Qm(シンボル数)分繰り返して並べたものとなる。すなわち、q0RI,q1RI,…,qQRIRI-1(ビット列)=q0RI,q1RI,…,qQRI/Qm-1RI(シンボル列)=A,A,…,A(シンボル列)となり、Aの合計数はQRI/Qm個(シンボル数)分となる。
【0034】
このように、1ビットRIをチャネル符号化する場合、チャネル符号化出力、すなわち、チャネルインタリーバへの入力は、Aという1種類のシンボル値を繰り返したものになる。
【0035】
次に、2ビットRIをチャネル符号化する場合について具体的に説明する。以下に示す表2は、非特許文献1に記載のTable 5.2.2.6-4である。
【表2】
【0036】
表2によれば、2ビットRIの符号化RI(Encoded RI)は3シンボルの長さなので、これを1シンボル単位で順にシンボル値A、シンボル値B、シンボル値Cとおくと、Qm=2のときA=[O0RIO1RI]、B=[O2RIO0RI]、C=[O1RIO2RI](各2ビット)となり、Qm=4のときA=[O0RIO1RIxx]、B=[O2RIO0RIxx]、C=[O1RIO2RIxx](各4ビット)となり、Qm=6のときA=[O0RIO1RIxxxx]、B=[O2RIO0RIxxxx]、C=[O1RIO2RIxxxx](各6ビット)となる。ただし、xは任意の値とする。また、O2RI=O0RIxorO1RI(xor:排他的論理和)と定義される。
【0037】
チャネル符号化されたRIは、q0RI,q1RI,…,qQRIRI-1(ビット列)として出力され、この出力は符号化RIをQRI/Qm(シンボル数)分繰り返して並べたものとなる。すなわち、q0RI,q1RI,…,qQRIRI-1(ビット列)=q0RI,q1RI,…,qQRI/Qm-1RI(シンボル列)=A,B,C,A,B,C,…,A,B,C(シンボル列)となり、A,B,Cの合計数はQRI/Qm個(シンボル数)分となる。なお、QRI/Qmは必ずしも3の倍数とは限らず、例えば、出力がA,B,C,A,B,C,…,A,Bとなることもある。
【0038】
このように、2ビットRIをチャネル符号化する場合、チャネル符号化出力、すなわち、チャネルインタリーバへの入力は、A,B,Cという3種類のシンボル値を繰り返したものになる。
【0039】
上記の説明より、データ多重部105が1ビットRIの場合には1種類のシンボル値を算出及び保持しておき、また、2ビットRIの場合には3種類のシンボル値を算出及び保持しておき、CQI及びDATAに適切なタイミングかつ適切な順番でRIのシンボル値を多重することにより、RIをメモリ103に書き込むことなく、チャネルインタリーブを実現することができる。
【0040】
なお、ACKの場合についても1ビットACK及び2ビットACKがあり、上述したRIと同様に1種類又は3種類のシンボル値を繰り返して構成される。
【0041】
ここで、2ビットRIの場合にデータ多重部105が適切なタイミングかつ適切な順番でA,B,Cを多重する方法について図12及び図13を用いて説明する。図12及び図13の場合、RIのシンボル数が14、チャネルインタリーブ行列の行数が5及び列数が9という条件が上位レイヤから予め指示(レジスタ設定)されているものとする。図12では、データ多重部105に入力されるRIが、q0RI,q1RI,…,q13RI=A,B,C,A,B,C,A,B,C,A,B,C,A,Bとする。
【0042】
また、図13に示すように、チャネルインタリーブ行列の列数が9のとき、RIはシンボル番号(列番号)が0→8→5→3の順に最下行(行番号4)から上方に向かってマッピングされることが非特許文献1に規定されている。
【0043】
これらのことから、RIのシンボル数14をRIがマッピングされる列数4で除算すると、商3、余り2が求まる。商は、シンボル番号(列番号)0、8、5、3の全ての列において、RIがマッピングされる行が最下行から何行目までかを示し、余りは、さらに一つ上の行に、RIがいくつマッピングされるかを示す。よって、商3、余り2の場合、シンボル番号0、8、5、3の全てにおいて、最下行から3行目まではRIがマッピングされ、4行目ではシンボル番号0と8にのみRIがマッピングされることが分かる。すなわち、シンボル番号0及び8の列が最下行から4シンボル、また、3及び5の列が最下行から3シンボルにRIがマッピングされることが容易に導出される。また、A,B,Cの順番は、行番号0及び3は最下行からA→B→Cの順に繰り返し、行番号5はC→A→Bの順に繰り返し、行番号8はB→C→Aの順に繰り返すことが一意に決まるので、RIを多重すべき適切なタイミングの行番号と列番号が分かれば、多重すべきA,B,Cが一意に決まる。
【0044】
このように、データ多重部105は、メモリ103から読み出されたCQI及びDATAに適切なタイミングかつ適切な順番でA,B,Cを多重することができる。
【0045】
図14は、図10に示したインタリーバ100の処理タイミングを示す図である。図14から分かるように、CQI及びDATAのメモリ103への書き込み処理が終了した時点から、メモリ103からCQI及びDATAを読み出すと共に、読み出したCQI及びDATAにRIチャネルインタリーブデータとACKチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図14と図9とを比較すると、RI及びACKのメモリへの書き込み時間を削減していることが分かり、その分チャネルインタリーブ処理時間を短縮していることが分かる。
【0046】
このように実施の形態1によれば、CQIとDATAのみをメモリに書き込み、RIとACKとをメモリから読み出されたCQI及びDATAに適切なタイミングかつ適切な順番で多重することにより、RIとACKをメモリに書き込む時間を不要とし、チャネルインタリーブ処理時間を短縮することができる。
【0047】
(実施の形態2)
図15は、本発明の実施の形態2に係るインタリーバ200の構成を示すブロック図である。図15が図10と異なる点は、オフセット値算出部203を追加し、CQI用メモリ書き込み部101をCQI用メモリ書き込み部201に変更し、DATA用メモリ書き込み部102をDATA用メモリ書き込み部204に変更し、メモリ103をCQI用メモリ202及びDATA用メモリ205に変更し、メモリ読み出し部104をメモリ読み出し部206に変更した点である。
【0048】
CQI用メモリ書き込み部201は、入力されたCQIをチャネルインタリーブ行列に見立てたCQI用メモリ202の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。
【0049】
CQI用メモリ202は、CQI用メモリ書き込み部201によって書き込まれたCQIを記憶し、記憶したCQIがメモリ読み出し部206によって読み出される。CQI用メモリ202は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、CQIのマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してCQI用メモリ202が設定された場合、CQIをCQI用メモリ202にマッピングした様子を図16に示す。
【0050】
オフセット値算出部203は、チャネルインタリーブ行列のマッピングにおいて、DATAの先頭シンボルをマッピングする位置(アドレス番号及びシンボル番号)を算出し、算出したオフセット値をDATA用メモリ書き込み部204に出力する。図17の例では、オフセット値は、アドレス番号(行番号)が1、シンボル番号(列番号)が4となる。なお、オフセット値算出部203は、LSI等の半導体を用いたハードウェア又はDSP(Digital Signal Processor)及びDSP上で動作する演算ソフトウェア等によって実現できるが、回路規模の点からDSP及び演算ソフトウェアによって実現することが好ましい。
【0051】
DATA用メモリ書き込み部204は、CQI用メモリ書き込み部201の書き込み処理と並行して、オフセット値算出部203から出力されたオフセット値から、DATAをチャネルインタリーブ行列に見立てたDATA用メモリ205に行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。
【0052】
DATA用メモリ205は、DATA用メモリ書き込み部204によって書き込まれたDATAを記憶し、記憶したDATAがメモリ読み出し部206によって読み出される。DATA用メモリ205は、CQI用メモリ202と共通するアドレス番号及びシンボル番号を用いて、DATAのマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してDATA用メモリ205が設定された場合、DATAをDATA用メモリ205にマッピングした様子を図17に示す。
【0053】
メモリ読み出し部206は、CQI用メモリ202から記憶されたCQIを、DATA用メモリ205から記憶されたDATAをそれぞれチャネルインタリーブ行列のマッピングに従って、各メモリの先頭から列方向にシンボル単位で読み出す。このとき、メモリ読み出し部206は、書き込みデータの有無にかかわらず、CQI用メモリ202及びDATA用メモリ205に対して同じアドレスを出力し、両メモリからデータを同時に読み出す。読み出されたデータはデータ多重部105に出力される。
【0054】
図18は、図15に示したインタリーバ200の処理タイミングを示す図である。図18から分かるように、オフセット値の算出が終了した時点から、CQI及びDATAのメモリへの書き込みを同時に開始し、DATAのDATA用メモリ205への書き込み処理が終了した時点から、両メモリからCQI及びDATAを読み出すと共に、読み出したCQI及びDATAにRIチャネルインタリーブデータとACKチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図18と図9とを比較すると、オフセット値の算出に新たな処理時間を要しているが、CQIとDATAのメモリへの書き込みを並列処理することにより、CQIの書き込み時間を削減していることが分かる。これは、オフセット値算出に要する処理時間が増えた分を考慮しても、CQIの書き込み時間の削減効果の方が大きいためである。また、RI及びACKのメモリへの書き込み時間を削減していることが分かる。これらのことから、チャネルインタリーブ処理時間を短縮していることが分かる。
【0055】
このように実施の形態2によれば、CQI用メモリとDATA用メモリとを独立に設け、CQIとDATAのメモリへの書き込みを並列に行うことにより、CQIのメモリ書き込み時間を削減することができ、チャネルインタリーブ時間を短縮することができる。
【0056】
なお、本実施の形態では、CQI用メモリ202とDATA用メモリ205を独立に設けた場合を例に説明したが、これらのメモリを1つのメモリに調停回路を設けて実現してもよい。
【0057】
(実施の形態3)
図19は、本発明の実施の形態3に係るインタリーバ300の構成を示すブロック図である。図19が図10と異なる点は、CQI用メモリ書き込み部101をCQI用メモリ書き込み部301に変更し、DATA用メモリ書き込み部102をDATA用メモリ書き込み部303に変更し、メモリ103をCQI用メモリ302及びDATA用メモリ304に変更し、メモリ読み出し部104をメモリ読み出し部305に変更した点である。
【0058】
CQI用メモリ書き込み部301は、入力されたCQIをチャネルインタリーブ行列に見立てたCQI用メモリ302の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。CQI用メモリ書き込み部301は、CQIの書き込みが完了したら、その完了したシンボルの次のシンボルのアドレス番号及びシンボル番号をオフセット値としてメモリ読み出し部305に通知する。
【0059】
CQI用メモリ302は、CQI用メモリ書き込み部301によって書き込まれたCQIを記憶し、記憶したCQIがメモリ読み出し部305によって読み出される。CQI用メモリ302は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、CQIのマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してCQI用メモリ302が設定された場合、CQIをCQI用メモリ302にマッピングした様子を図20に示す。なお、図20の例では、オフセット値は、アドレス番号(行番号)が1、シンボル番号(列番号)が4となる。
【0060】
DATA用メモリ書き込み部303は、CQI用メモリ書き込み部301の書き込み処理と並行して、DATAをDATA用メモリ304に行方向にシンボル単位で書き込む。このとき、チャネルインタリーブ行列のマッピングを意識することなくメモリの先頭から順に書き込みを行う。
【0061】
DATA用メモリ304は、DATA用メモリ書き込み部303によって書き込まれたDATAを記憶し、記憶したDATAがメモリ読み出し部305によって読み出される。DATA用メモリ304は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、DATAのマッピング位置を管理する。DATAをDATA用メモリ304にマッピングした様子を図21に示す。
【0062】
メモリ読み出し部305は、書き込みデータの有無にかかわらず、CQI用メモリ302及びDATA用メモリ304に対して異なるアドレスを出力し、両メモリからデータを同時に読み出す。具体的には、メモリ読み出し部305は、CQI用メモリ302から記憶されたCQIをチャネルインタリーブ行列のマッピングに従って、メモリの先頭から列方向にシンボル単位で読み出す。また、メモリ読み出し部305は、CQI用メモリ書き込み部301から通知されたオフセット値を用いて、DATA用読み出しアドレスを生成し、DATA用メモリ304から記憶されたDATAをシンボル単位で読み出す。なお、DATA用メモリ304はチャネルインタリーブ行列に見立てたものではないため、DATA用メモリ304をチャネルインタリーブ行列に見立てて使用した場合と同等になるようなアドレスを生成し、DATAを読み出す。読み出されたデータはデータ多重部105に出力される。
【0063】
ここで、メモリ読み出し部305におけるDATA読み出しアドレスの生成方法について説明する。DATA読み出しアドレスの生成方法は、読み出し開始前の初期アドレスと、読み出し中の次アドレスの2つの生成方法に分けられる。始めに、読み出し開始前の初期アドレスの生成方法について図22を用いて説明する。
【0064】
図22は、CQI用メモリアドレス番号(行番号)、CQI用メモリシンボル番号(列番号)、DATA用メモリアドレス番号(行番号)、DATA用メモリシンボル番号(列番号)、CQIチャネルインタリーブデータ及びDATAチャネルインタリーブデータの生成タイミングを示すタイミングチャートである。
【0065】
DATA読み出し開始前の初期アドレスは、最初に読み出すDATAシンボルを指定するため、図23を参照すると、g16を指定するDATA用メモリ上のアドレス番号(DADR)0、シンボル番号(DSYM)4となる。この値は、DATA読み出し開始前に導出され、CQIの読み出し開始後、最初のDATAシンボルが読み出されるまで、保持される。
【0066】
具体的な、DATA読み出し開始前の初期アドレス生成方法は、まず、CQI用メモリ書き込み部301から通知されたオフセット値のアドレス番号をOFA、オフセット値のシンボル番号をOFS、チャネルインタリーブ行列の行数をROW、列数をNSYM、全RIシンボル数をQ’RIとおくと、図24の例では、OFA=1、OFS=4、ROW=5、NSYM=9、Q’RI=14となる。なお、ROW、NSYM、Q’RIの値は上位レイヤから指示(レジスタ設定)される。
【0067】
次に、図24に示すチャネルインタリーブ行列の太枠に含まれるRIのシンボル数RISを算出する。図24の例では、RIS=1となる。なお、太枠はCQI最終行の残りシンボルを範囲とし、CQI最終行にCQI以外のシンボルがないときはRIS=0とする。また、RISはOFA、OFS、ROW、NSYM、Q’RIから算出することができる。
【0068】
次に、DSYM初期値を以下の式(1)によって求める。なお、DADR初期値は必ず0になる。
DSYM初期値=NSYM−OFS−RIS(OFS≠0のとき)
DSYM初期値=0(OFS=0のとき) …(1)
【0069】
図23における“g16”の場合、DADR初期値=0、DSYM初期値=9−4−1=4となり、これは、DATA用メモリにおける“g16”のアドレス番号(行番号)及びシンボル番号(列番号)と一致することが分かる。
【0070】
続いて、読み出し中の次アドレスの生成方法について説明する。まず、読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)及びシンボル番号(現CSYM)に該当するシンボルが、ACK上書き前のチャネルインタリーブ行列のマッピングにおいて、最下行に位置するか否かを判定する。最下行ではない場合には、次シンボルの種別(CQI、DATA又はRI)を判定する。なお、判定したシンボル種別がDATAではないシンボルでDATA用メモリ304を読み出したデータ(ダミーデータ)は、この後の処理において、CQI、RI、ACKが多重又は上書きされる。
【0071】
読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)が最下行である場合、次DADRは必ず0となる。また、次DSYMは、次CADR、オフセット値のアドレス番号をOFA、オフセット値のシンボル番号をOFS、チャネルインタリーブ行列の行数をROW、列数をNSYM、全RIシンボル数をQ’RI、図24の太枠に含まれるRIのシンボル数RISなどと、20通りの算出式のうちの一つによって算出される。算出式の一例を以下に示す。
次DSYM=次CSYM+NSYM−OFS−RIS−1 …(2)
図25に示す例1の場合、上式(2)より、次DSYM=2+9−4−1−1=5(なお、次DADRは0)となる。
【0072】
次に、読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)が最下行ではなく、次シンボル種別がCQI又はRIである場合、必ず、次DADR=現DADR、次DSYM=現DSYMとなり、現在の値を継続することになる。
【0073】
最後に、読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)が最下行ではなく、次シンボル種別がDATAである場合、次DADR及び次DSYMは、現DADR、現DSYM、次CSYM、チャネルインタリーブ行列の行数をROW、列数をNSYM、全RIシンボル数をQ’RI、図24の太枠に含まれるRIのシンボル数RISなどと、9通りの算出式のうちの一つによって算出される。算出式の一例を以下に示す。
【0074】
次DADR=現DADR+1、次CSYM=現DSYM−4 …(3)
図25に示す例2の場合、上式(3)より、次DADR=0+1=1、次DSYM=5−4=1となる。
【0075】
図26は、図19に示したインタリーバの処理タイミングを示す図である。図26から分かるように、CQI及びDATAのメモリへの書き込みを同時に開始し、DATAのDATA用メモリ304への書き込み処理が終了した時点から、メモリからCQI及びDATAを読み出すと共に、読み出したCQI及びDATAにRIチャネルインタリーブデータとACKチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図26と図9とを比較すると、CQIとDATAのメモリへの書き込みを並列処理することにより、CQIの書き込み時間を削減していることが分かる。また、RI及びACKのメモリへの書き込み時間を削減していることが分かる。これらのことから、チャネルインタリーブ処理時間を短縮していることが分かる。
【0076】
このように実施の形態3によれば、CQI用メモリとDATA用メモリとを独立に設け、CQIとDATAのメモリへの書き込みを並列に行うことにより、CQIのメモリ書き込み時間を削減することができ、チャネルインタリーブ時間を短縮することができる。
【0077】
なお、本実施の形態では、CQI用メモリ302とDATA用メモリ304を独立に設けた場合を例に説明したが、これらのメモリを1つのメモリに調停回路を設けて実現してもよい。
【産業上の利用可能性】
【0078】
本発明にかかるインタリーブ装置及びインタリーブ方法は、移動通信システムの無線通信基地局装置、無線通信端末装置等に適用できる。
【符号の説明】
【0079】
101、201、301 CQI用メモリ書き込み部
102、204、303 DATA用メモリ書き込み部
103 メモリ
104、206、305 メモリ読み出し部
105 データ多重部
202、302 CQI用メモリ
203 オフセット値算出部
205、304 DATA用メモリ
【技術分野】
【0001】
本発明は、第3世代移動通信システムの標準化グループである3GPP(3rd Generation Partnership Project)の長期的高度化システム(LTE:Long Term Evolution)における、上りリンク共有チャネル(UL−SCH:Uplink Shared Channel)のチャネルインタリーブ処理を行うインタリーブ装置及びインタリーブ方法に関する。
【背景技術】
【0002】
無線通信では、フェージングによりバースト誤りが発生し、このバースト誤りによって、誤り訂正符号がその能力を十分に発揮することができず、誤り訂正符号を用いるだけでは、誤り耐性を高めるのに限界がある。このような場合に、誤り系列をランダムにする技術としてインタリーブを用いることが知られている。このインタリーブ技術は、無線通信にはほとんど必須の技術であり、3GPP LTEのUL−SCHによって送信する信号にも適用され、非特許文献1等に具体的に示されている。以下、非特許文献1に記載のインタリーブ処理について説明する。
【0003】
図1は、非特許文献1に記載のUL−SCHの処理フローを示す図である。以下の説明では、図1におけるData and control multiplexing 11及びChannel Interleaver 12がチャネルインタリーブ処理を行うものとする。図1に示すように、非特許文献1に記載のチャネルインタリーブ処理方法は、異なる処理系で符号化された4種類のデータを入力してチャネルインタリーブ処理を行い、チャネルインタリーブデータを出力する。
【0004】
ここで、4種類の入力データは、UL−SCHデータ(以下、「DATA」と呼ぶ)、CQI(Channel Quality Information)、ハイブリッドARQ−ACK(以下、「ACK」と呼ぶ)及びRI(Rank Indicator)である。
【0005】
このようなチャネルインタリーバは、通常、メモリを使用し、メモリのビット方向をチャネルインタリーブ行列の列方向、アドレス方向をチャネルインタリーブ行列の行方向と見立ててデータをマッピングすることにより、チャネルインタリーブ処理を実現する。なお、チャネルインタリーブ行列の行方向は複数のビットからなる変調シンボル単位で扱う。
【0006】
次に、非特許文献1に記載のチャネルインタリーブ処理方法を実現するチャネルインタリーバの一般的な構成を図2に示し、図2に示したチャネルインタリーバの動作について図3〜図8を用いて説明する。
【0007】
ステップS31では、CQIがCQI用書き込み部21に入力され、DATAがDATA用書き込み部22に入力され、RIがRI用書き込み部23に入力され、ACKがACK用書き込み部24に入力される。これらの各データは、バッファやレジスタに用意されているものとし、用意されている状態を図4に示す。
【0008】
図4の例では、DATAは、f0,f1,…,f18の19シンボルから成るデータである。同様に、CQIは、q0,q1,…,q11の12シンボル、RIは、qRI0,qRI1,…,qRI13の14シンボル、ACKは、qACK0,qACK1,…,qACK8の9シンボル、からそれぞれ成るデータである。
【0009】
ステップS32では、RI用メモリ書き込み部23がRIをチャネルインタリーブ行列に見立てたメモリ25へ書き込み、非特許文献1に記載されているようにマッピングする。ステップS32が完了した時点におけるマッピングの様子を図5に示す。
【0010】
ステップS33では、まず、CQI用メモリ書き込み部21が、CQIをメモリ25へ書き込み、非特許文献1に記載されているように、ステップS32で既にRIをマッピングした位置をスキップしながらマッピングする。そして、CQIの書き込みが完了したら、CQI用メモリ書き込み部21は、その完了アドレス番号とシンボル番号の情報をDATA用メモリ書き込み部22に通知する。続いて、DATA用メモリ書き込み部22は、CQIの書き込み完了アドレス番号とシンボル番号とに基づいて、CQIの最後のシンボルに続けてDATAをメモリ25へ書き込み、非特許文献1に記載されているように、ステップS32で既にRIをマッピングした位置をスキップしながらマッピングする。
【0011】
なお、ステップS33におけるCQIに続けてDATAを書き込む処理は、図1のData and control multiplexing 11における処理に相当する。このため、CQI、DATAの順に結合したq0,q1,…,q11,f0,f1,…,f18の計31シンボルのデータをg0,g1,…,g30と置き換える。ステップS33が完了した時点におけるマッピングの様子を図6に示す。
【0012】
ステップS34では、ACK用メモリ書き込み部24がACKをメモリ25へ書き込み、メモリ25に書き込まれたCQI又はDATAの一部に非特許文献1に記載されているように上書きマッピングする。ステップS34が完了した時点におけるマッピングの様子を図7に示す。
【0013】
ステップS35では、メモリ読み出し部26がメモリ25からデータを列毎に読み出し、チャネルインタリーブデータとして出力する。チャネルインタリーブデータを図8に示す。
【先行技術文献】
【非特許文献】
【0014】
【非特許文献1】3GPP TS 36.212 V8.4.0 (Figure 5.2.2-1: Transport channel processing for UL-SCH)
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、上述した非特許文献1に記載のチャネルインタリーブ処理方法では、図9に示すように、各メモリ書き込み部がRI、CQI、DATA、ACKをメモリ25へ順番に書き込み、その後にメモリ読み出し部26がメモリ25からデータを読み出しており、各処理は前の処理が終了してから始まるため、チャネルインタリーブ処理に時間がかかる。
【0016】
本発明の目的は、チャネルインタリーブ処理時間を短縮するインタリーブ装置及びインタリーブ方法を提供することである。
【課題を解決するための手段】
【0017】
本発明のインタリーブ装置は、第1データと第2データとをそれぞれ異なる領域に記憶するメモリと、前記第1データを前記メモリに書き込む第1書き込み手段と、前記第2データを前記メモリに書き込む第2書き込み手段と、前記メモリに記憶された前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す読み出し手段と、読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する多重手段と、を具備する構成を採る。
【0018】
本発明のインタリーブ方法は、第1データをメモリに書き込む工程と、前記第1データの書き込みと並行して、第2データを前記第1データが書き込まれる領域とは異なる領域の前記メモリに書き込む工程と、前記メモリに書き込まれた前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す工程と、読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する工程と、を具備する構成を採る。
【発明の効果】
【0019】
本発明によれば、チャネルインタリーブ処理時間を短縮することができる。
【図面の簡単な説明】
【0020】
【図1】非特許文献1に記載のUL−SCHの処理フローを示す図
【図2】非特許文献1に記載のチャネルインタリーブ処理方法を実現するチャネルインタリーバの一般的な構成を示すブロック図
【図3】図2に示したチャネルインタリーバの動作を示すフロー図
【図4】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図5】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図6】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図7】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図8】非特許文献1に記載のチャネルインタリーブ処理の過程を模式的に示す図
【図9】図2に示したインタリーバの処理タイミングを示す図
【図10】本発明の実施の形態1に係るチャネルインタリーバの構成を示すブロック図
【図11】CQI及びDATAをメモリにマッピングした様子を示す図
【図12】2ビットRIをCQI及びDATAに多重する方法の説明に供する図
【図13】2ビットRIをCQI及びDATAに多重する方法の説明に供する図
【図14】図10に示したインタリーバの処理タイミングを示す図
【図15】本発明の実施の形態2に係るインタリーバの構成を示すブロック図
【図16】CQIをメモリにマッピングした様子を示す図
【図17】DATAをメモリにマッピングした様子を示す図
【図18】図15に示したインタリーバの処理タイミングを示す図
【図19】本発明の実施の形態3に係るインタリーバの構成を示すブロック図
【図20】CQIをメモリにマッピングした様子を示す図
【図21】DATAをメモリにマッピングした様子を示す図
【図22】DATA読み出しアドレスの生成方法の説明に供する各種パラメータの生成タイミングを示す図
【図23】DATA読み出し開始前の初期アドレスの説明に供する図
【図24】ACK上書き前のチャネルインタリーブ行列へのマッピングの様子を示す図
【図25】DATA読み出しアドレスの生成方法の説明に供する各種パラメータの生成タイミング及びシンボル種別を示す図
【図26】図19に示したインタリーバの処理タイミングを示す図
【発明を実施するための形態】
【0021】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一機能を有する構成には、同一符号を付し、重複する説明は省略する。
【0022】
(実施の形態1)
図10は、本発明の実施の形態1に係るチャネルインタリーバ100の構成を示すブロック図である。この図において、CQI用メモリ書き込み部101は、入力されたCQIをチャネルインタリーブ行列に見立てたメモリ103の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。CQI用メモリ書き込み部101は、CQIの書き込みが完了したら、その完了アドレス番号及びシンボル番号の情報をDATA用メモリ書き込み部102に通知する。
【0023】
DATA用メモリ書き込み部102は、CQI用メモリ書き込み部101から通知されたCQIの書き込み完了アドレス番号及びシンボル番号の続きから、DATAをチャネルインタリーブ行列に見立てたメモリ103に行方向にシンボル単位で書き込み、マッピングする。このときも、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。
【0024】
メモリ103は、CQI用メモリ書き込み部101によって書き込まれたCQIと、DATA用メモリ書き込み部102によって書き込まれたDATAとを記憶し、記憶したCQIとDATAとがメモリ読み出し部104によって読み出される。メモリ103は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、データ(ここでは、CQI及びDATA)のマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してメモリ103が設定された場合、CQI及びDATAをメモリ103にマッピングした様子を図11に示す。図11において、skipはデータ書き込み時にスキップしたRIのマッピング位置を示す。
【0025】
メモリ読み出し部104は、メモリ103から記憶されたCQI及びDATAをチャネルインタリーブ行列のマッピングに従って、メモリ103の先頭から列方向にシンボル単位で読み出し、データ多重部105に出力する。
【0026】
データ多重部105は、RIチャネルインタリーブデータを生成する。具体的には、RIは1種類又は3種類のシンボル値を繰り返して構成されるという特徴があるため、RIチャネルインタリーブデータもこの1種類又は3種類のシンボル値を適切に並べ替えることで生成できる。すなわち、データ多重部105は、この1種類又は3種類のシンボル値を格納したレジスタから適切なタイミングと順番でシンボル値を取り込むことにより、RIチャネルインタリーブデータを生成する。
【0027】
また、データ多重部105は、ACKチャネルインタリーブデータを生成する。具体的には、システムの複信方式がFDD(Frequency Division Duplex)方式の場合、ACKもRIと同様に、1種類又は3種類のシンボル値を繰り返して構成されるという特徴があるため、ACKチャネルインタリーバデータもこの1種類又は3種類のシンボル値を適切に並べ替えることで生成できる。すなわち、データ多重部105は、この1種類又は3種類のシンボル値を格納したレジスタから適切なタイミングと順番でシンボル値を取り込むことにより、ACKチャネルインタリーブデータを生成する。
【0028】
そして、データ多重部105は、メモリ読み出し部104から出力されたCQI及びDATA、RIチャネルインタリーブデータ及びACKチャネルインタリーブデータを多重し、チャネルインタリーブデータを生成して出力する。
【0029】
ここで、RIが1種類又は3種類のシンボル値を繰り返して構成されることについて説明する。まず、図1に示したRIのチャネル符号化(Channel coding)に着目すると、この入力は[O0RI]又は[O1RIO0RI]であり、前者を1ビットRI、後者を2ビットRIと呼び、それぞれ1ビット、2ビットからなる。入力されたRIはチャネル符号化が行われ、q0RI,q1RI,…,qQRIRI-1(ビット列)として出力され、QRIビット長となる。なお、QRIビット長の算出方法は非特許文献1に規定されている。
【0030】
次に、1ビットRIをチャネル符号化する場合について具体的に説明する。以下に示す表1は、非特許文献1に記載のTable 5.2.2.6-3である。
【表1】
【0031】
表1において、Qmは変調多値数(1シンボルで送信できるビット数)を表し、Qm=2はQPSKを、Qm=4は16QAMを、Qm=6は64QAMをそれぞれ表している。
【0032】
表1によれば、1ビットRIの符号化RI(Encoded RI)は1シンボルの長さなので、これをシンボル値Aとおくと、Qm=2のときA=[O0RIy](2ビット)、Qm=4のときA=[O0RIyxx](4ビット)、Qm=6のときA=[O0RIyxxxx](6ビット)となる。ただし、y、xは任意の値とする。
【0033】
チャネル符号化されたRIは、q0RI,q1RI,…,qQRIRI-1として出力され、この出力は符号化RIをQRI/Qm(シンボル数)分繰り返して並べたものとなる。すなわち、q0RI,q1RI,…,qQRIRI-1(ビット列)=q0RI,q1RI,…,qQRI/Qm-1RI(シンボル列)=A,A,…,A(シンボル列)となり、Aの合計数はQRI/Qm個(シンボル数)分となる。
【0034】
このように、1ビットRIをチャネル符号化する場合、チャネル符号化出力、すなわち、チャネルインタリーバへの入力は、Aという1種類のシンボル値を繰り返したものになる。
【0035】
次に、2ビットRIをチャネル符号化する場合について具体的に説明する。以下に示す表2は、非特許文献1に記載のTable 5.2.2.6-4である。
【表2】
【0036】
表2によれば、2ビットRIの符号化RI(Encoded RI)は3シンボルの長さなので、これを1シンボル単位で順にシンボル値A、シンボル値B、シンボル値Cとおくと、Qm=2のときA=[O0RIO1RI]、B=[O2RIO0RI]、C=[O1RIO2RI](各2ビット)となり、Qm=4のときA=[O0RIO1RIxx]、B=[O2RIO0RIxx]、C=[O1RIO2RIxx](各4ビット)となり、Qm=6のときA=[O0RIO1RIxxxx]、B=[O2RIO0RIxxxx]、C=[O1RIO2RIxxxx](各6ビット)となる。ただし、xは任意の値とする。また、O2RI=O0RIxorO1RI(xor:排他的論理和)と定義される。
【0037】
チャネル符号化されたRIは、q0RI,q1RI,…,qQRIRI-1(ビット列)として出力され、この出力は符号化RIをQRI/Qm(シンボル数)分繰り返して並べたものとなる。すなわち、q0RI,q1RI,…,qQRIRI-1(ビット列)=q0RI,q1RI,…,qQRI/Qm-1RI(シンボル列)=A,B,C,A,B,C,…,A,B,C(シンボル列)となり、A,B,Cの合計数はQRI/Qm個(シンボル数)分となる。なお、QRI/Qmは必ずしも3の倍数とは限らず、例えば、出力がA,B,C,A,B,C,…,A,Bとなることもある。
【0038】
このように、2ビットRIをチャネル符号化する場合、チャネル符号化出力、すなわち、チャネルインタリーバへの入力は、A,B,Cという3種類のシンボル値を繰り返したものになる。
【0039】
上記の説明より、データ多重部105が1ビットRIの場合には1種類のシンボル値を算出及び保持しておき、また、2ビットRIの場合には3種類のシンボル値を算出及び保持しておき、CQI及びDATAに適切なタイミングかつ適切な順番でRIのシンボル値を多重することにより、RIをメモリ103に書き込むことなく、チャネルインタリーブを実現することができる。
【0040】
なお、ACKの場合についても1ビットACK及び2ビットACKがあり、上述したRIと同様に1種類又は3種類のシンボル値を繰り返して構成される。
【0041】
ここで、2ビットRIの場合にデータ多重部105が適切なタイミングかつ適切な順番でA,B,Cを多重する方法について図12及び図13を用いて説明する。図12及び図13の場合、RIのシンボル数が14、チャネルインタリーブ行列の行数が5及び列数が9という条件が上位レイヤから予め指示(レジスタ設定)されているものとする。図12では、データ多重部105に入力されるRIが、q0RI,q1RI,…,q13RI=A,B,C,A,B,C,A,B,C,A,B,C,A,Bとする。
【0042】
また、図13に示すように、チャネルインタリーブ行列の列数が9のとき、RIはシンボル番号(列番号)が0→8→5→3の順に最下行(行番号4)から上方に向かってマッピングされることが非特許文献1に規定されている。
【0043】
これらのことから、RIのシンボル数14をRIがマッピングされる列数4で除算すると、商3、余り2が求まる。商は、シンボル番号(列番号)0、8、5、3の全ての列において、RIがマッピングされる行が最下行から何行目までかを示し、余りは、さらに一つ上の行に、RIがいくつマッピングされるかを示す。よって、商3、余り2の場合、シンボル番号0、8、5、3の全てにおいて、最下行から3行目まではRIがマッピングされ、4行目ではシンボル番号0と8にのみRIがマッピングされることが分かる。すなわち、シンボル番号0及び8の列が最下行から4シンボル、また、3及び5の列が最下行から3シンボルにRIがマッピングされることが容易に導出される。また、A,B,Cの順番は、行番号0及び3は最下行からA→B→Cの順に繰り返し、行番号5はC→A→Bの順に繰り返し、行番号8はB→C→Aの順に繰り返すことが一意に決まるので、RIを多重すべき適切なタイミングの行番号と列番号が分かれば、多重すべきA,B,Cが一意に決まる。
【0044】
このように、データ多重部105は、メモリ103から読み出されたCQI及びDATAに適切なタイミングかつ適切な順番でA,B,Cを多重することができる。
【0045】
図14は、図10に示したインタリーバ100の処理タイミングを示す図である。図14から分かるように、CQI及びDATAのメモリ103への書き込み処理が終了した時点から、メモリ103からCQI及びDATAを読み出すと共に、読み出したCQI及びDATAにRIチャネルインタリーブデータとACKチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図14と図9とを比較すると、RI及びACKのメモリへの書き込み時間を削減していることが分かり、その分チャネルインタリーブ処理時間を短縮していることが分かる。
【0046】
このように実施の形態1によれば、CQIとDATAのみをメモリに書き込み、RIとACKとをメモリから読み出されたCQI及びDATAに適切なタイミングかつ適切な順番で多重することにより、RIとACKをメモリに書き込む時間を不要とし、チャネルインタリーブ処理時間を短縮することができる。
【0047】
(実施の形態2)
図15は、本発明の実施の形態2に係るインタリーバ200の構成を示すブロック図である。図15が図10と異なる点は、オフセット値算出部203を追加し、CQI用メモリ書き込み部101をCQI用メモリ書き込み部201に変更し、DATA用メモリ書き込み部102をDATA用メモリ書き込み部204に変更し、メモリ103をCQI用メモリ202及びDATA用メモリ205に変更し、メモリ読み出し部104をメモリ読み出し部206に変更した点である。
【0048】
CQI用メモリ書き込み部201は、入力されたCQIをチャネルインタリーブ行列に見立てたCQI用メモリ202の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。
【0049】
CQI用メモリ202は、CQI用メモリ書き込み部201によって書き込まれたCQIを記憶し、記憶したCQIがメモリ読み出し部206によって読み出される。CQI用メモリ202は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、CQIのマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してCQI用メモリ202が設定された場合、CQIをCQI用メモリ202にマッピングした様子を図16に示す。
【0050】
オフセット値算出部203は、チャネルインタリーブ行列のマッピングにおいて、DATAの先頭シンボルをマッピングする位置(アドレス番号及びシンボル番号)を算出し、算出したオフセット値をDATA用メモリ書き込み部204に出力する。図17の例では、オフセット値は、アドレス番号(行番号)が1、シンボル番号(列番号)が4となる。なお、オフセット値算出部203は、LSI等の半導体を用いたハードウェア又はDSP(Digital Signal Processor)及びDSP上で動作する演算ソフトウェア等によって実現できるが、回路規模の点からDSP及び演算ソフトウェアによって実現することが好ましい。
【0051】
DATA用メモリ書き込み部204は、CQI用メモリ書き込み部201の書き込み処理と並行して、オフセット値算出部203から出力されたオフセット値から、DATAをチャネルインタリーブ行列に見立てたDATA用メモリ205に行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。
【0052】
DATA用メモリ205は、DATA用メモリ書き込み部204によって書き込まれたDATAを記憶し、記憶したDATAがメモリ読み出し部206によって読み出される。DATA用メモリ205は、CQI用メモリ202と共通するアドレス番号及びシンボル番号を用いて、DATAのマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してDATA用メモリ205が設定された場合、DATAをDATA用メモリ205にマッピングした様子を図17に示す。
【0053】
メモリ読み出し部206は、CQI用メモリ202から記憶されたCQIを、DATA用メモリ205から記憶されたDATAをそれぞれチャネルインタリーブ行列のマッピングに従って、各メモリの先頭から列方向にシンボル単位で読み出す。このとき、メモリ読み出し部206は、書き込みデータの有無にかかわらず、CQI用メモリ202及びDATA用メモリ205に対して同じアドレスを出力し、両メモリからデータを同時に読み出す。読み出されたデータはデータ多重部105に出力される。
【0054】
図18は、図15に示したインタリーバ200の処理タイミングを示す図である。図18から分かるように、オフセット値の算出が終了した時点から、CQI及びDATAのメモリへの書き込みを同時に開始し、DATAのDATA用メモリ205への書き込み処理が終了した時点から、両メモリからCQI及びDATAを読み出すと共に、読み出したCQI及びDATAにRIチャネルインタリーブデータとACKチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図18と図9とを比較すると、オフセット値の算出に新たな処理時間を要しているが、CQIとDATAのメモリへの書き込みを並列処理することにより、CQIの書き込み時間を削減していることが分かる。これは、オフセット値算出に要する処理時間が増えた分を考慮しても、CQIの書き込み時間の削減効果の方が大きいためである。また、RI及びACKのメモリへの書き込み時間を削減していることが分かる。これらのことから、チャネルインタリーブ処理時間を短縮していることが分かる。
【0055】
このように実施の形態2によれば、CQI用メモリとDATA用メモリとを独立に設け、CQIとDATAのメモリへの書き込みを並列に行うことにより、CQIのメモリ書き込み時間を削減することができ、チャネルインタリーブ時間を短縮することができる。
【0056】
なお、本実施の形態では、CQI用メモリ202とDATA用メモリ205を独立に設けた場合を例に説明したが、これらのメモリを1つのメモリに調停回路を設けて実現してもよい。
【0057】
(実施の形態3)
図19は、本発明の実施の形態3に係るインタリーバ300の構成を示すブロック図である。図19が図10と異なる点は、CQI用メモリ書き込み部101をCQI用メモリ書き込み部301に変更し、DATA用メモリ書き込み部102をDATA用メモリ書き込み部303に変更し、メモリ103をCQI用メモリ302及びDATA用メモリ304に変更し、メモリ読み出し部104をメモリ読み出し部305に変更した点である。
【0058】
CQI用メモリ書き込み部301は、入力されたCQIをチャネルインタリーブ行列に見立てたCQI用メモリ302の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、RIのマッピング位置はスキップして書き込む。CQI用メモリ書き込み部301は、CQIの書き込みが完了したら、その完了したシンボルの次のシンボルのアドレス番号及びシンボル番号をオフセット値としてメモリ読み出し部305に通知する。
【0059】
CQI用メモリ302は、CQI用メモリ書き込み部301によって書き込まれたCQIを記憶し、記憶したCQIがメモリ読み出し部305によって読み出される。CQI用メモリ302は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、CQIのマッピング位置を管理する。5行9列のチャネルインタリーブ行列を想定してCQI用メモリ302が設定された場合、CQIをCQI用メモリ302にマッピングした様子を図20に示す。なお、図20の例では、オフセット値は、アドレス番号(行番号)が1、シンボル番号(列番号)が4となる。
【0060】
DATA用メモリ書き込み部303は、CQI用メモリ書き込み部301の書き込み処理と並行して、DATAをDATA用メモリ304に行方向にシンボル単位で書き込む。このとき、チャネルインタリーブ行列のマッピングを意識することなくメモリの先頭から順に書き込みを行う。
【0061】
DATA用メモリ304は、DATA用メモリ書き込み部303によって書き込まれたDATAを記憶し、記憶したDATAがメモリ読み出し部305によって読み出される。DATA用メモリ304は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、DATAのマッピング位置を管理する。DATAをDATA用メモリ304にマッピングした様子を図21に示す。
【0062】
メモリ読み出し部305は、書き込みデータの有無にかかわらず、CQI用メモリ302及びDATA用メモリ304に対して異なるアドレスを出力し、両メモリからデータを同時に読み出す。具体的には、メモリ読み出し部305は、CQI用メモリ302から記憶されたCQIをチャネルインタリーブ行列のマッピングに従って、メモリの先頭から列方向にシンボル単位で読み出す。また、メモリ読み出し部305は、CQI用メモリ書き込み部301から通知されたオフセット値を用いて、DATA用読み出しアドレスを生成し、DATA用メモリ304から記憶されたDATAをシンボル単位で読み出す。なお、DATA用メモリ304はチャネルインタリーブ行列に見立てたものではないため、DATA用メモリ304をチャネルインタリーブ行列に見立てて使用した場合と同等になるようなアドレスを生成し、DATAを読み出す。読み出されたデータはデータ多重部105に出力される。
【0063】
ここで、メモリ読み出し部305におけるDATA読み出しアドレスの生成方法について説明する。DATA読み出しアドレスの生成方法は、読み出し開始前の初期アドレスと、読み出し中の次アドレスの2つの生成方法に分けられる。始めに、読み出し開始前の初期アドレスの生成方法について図22を用いて説明する。
【0064】
図22は、CQI用メモリアドレス番号(行番号)、CQI用メモリシンボル番号(列番号)、DATA用メモリアドレス番号(行番号)、DATA用メモリシンボル番号(列番号)、CQIチャネルインタリーブデータ及びDATAチャネルインタリーブデータの生成タイミングを示すタイミングチャートである。
【0065】
DATA読み出し開始前の初期アドレスは、最初に読み出すDATAシンボルを指定するため、図23を参照すると、g16を指定するDATA用メモリ上のアドレス番号(DADR)0、シンボル番号(DSYM)4となる。この値は、DATA読み出し開始前に導出され、CQIの読み出し開始後、最初のDATAシンボルが読み出されるまで、保持される。
【0066】
具体的な、DATA読み出し開始前の初期アドレス生成方法は、まず、CQI用メモリ書き込み部301から通知されたオフセット値のアドレス番号をOFA、オフセット値のシンボル番号をOFS、チャネルインタリーブ行列の行数をROW、列数をNSYM、全RIシンボル数をQ’RIとおくと、図24の例では、OFA=1、OFS=4、ROW=5、NSYM=9、Q’RI=14となる。なお、ROW、NSYM、Q’RIの値は上位レイヤから指示(レジスタ設定)される。
【0067】
次に、図24に示すチャネルインタリーブ行列の太枠に含まれるRIのシンボル数RISを算出する。図24の例では、RIS=1となる。なお、太枠はCQI最終行の残りシンボルを範囲とし、CQI最終行にCQI以外のシンボルがないときはRIS=0とする。また、RISはOFA、OFS、ROW、NSYM、Q’RIから算出することができる。
【0068】
次に、DSYM初期値を以下の式(1)によって求める。なお、DADR初期値は必ず0になる。
DSYM初期値=NSYM−OFS−RIS(OFS≠0のとき)
DSYM初期値=0(OFS=0のとき) …(1)
【0069】
図23における“g16”の場合、DADR初期値=0、DSYM初期値=9−4−1=4となり、これは、DATA用メモリにおける“g16”のアドレス番号(行番号)及びシンボル番号(列番号)と一致することが分かる。
【0070】
続いて、読み出し中の次アドレスの生成方法について説明する。まず、読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)及びシンボル番号(現CSYM)に該当するシンボルが、ACK上書き前のチャネルインタリーブ行列のマッピングにおいて、最下行に位置するか否かを判定する。最下行ではない場合には、次シンボルの種別(CQI、DATA又はRI)を判定する。なお、判定したシンボル種別がDATAではないシンボルでDATA用メモリ304を読み出したデータ(ダミーデータ)は、この後の処理において、CQI、RI、ACKが多重又は上書きされる。
【0071】
読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)が最下行である場合、次DADRは必ず0となる。また、次DSYMは、次CADR、オフセット値のアドレス番号をOFA、オフセット値のシンボル番号をOFS、チャネルインタリーブ行列の行数をROW、列数をNSYM、全RIシンボル数をQ’RI、図24の太枠に含まれるRIのシンボル数RISなどと、20通りの算出式のうちの一つによって算出される。算出式の一例を以下に示す。
次DSYM=次CSYM+NSYM−OFS−RIS−1 …(2)
図25に示す例1の場合、上式(2)より、次DSYM=2+9−4−1−1=5(なお、次DADRは0)となる。
【0072】
次に、読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)が最下行ではなく、次シンボル種別がCQI又はRIである場合、必ず、次DADR=現DADR、次DSYM=現DSYMとなり、現在の値を継続することになる。
【0073】
最後に、読み出し中のCQI用メモリ読み出しアドレス番号(現CADR)が最下行ではなく、次シンボル種別がDATAである場合、次DADR及び次DSYMは、現DADR、現DSYM、次CSYM、チャネルインタリーブ行列の行数をROW、列数をNSYM、全RIシンボル数をQ’RI、図24の太枠に含まれるRIのシンボル数RISなどと、9通りの算出式のうちの一つによって算出される。算出式の一例を以下に示す。
【0074】
次DADR=現DADR+1、次CSYM=現DSYM−4 …(3)
図25に示す例2の場合、上式(3)より、次DADR=0+1=1、次DSYM=5−4=1となる。
【0075】
図26は、図19に示したインタリーバの処理タイミングを示す図である。図26から分かるように、CQI及びDATAのメモリへの書き込みを同時に開始し、DATAのDATA用メモリ304への書き込み処理が終了した時点から、メモリからCQI及びDATAを読み出すと共に、読み出したCQI及びDATAにRIチャネルインタリーブデータとACKチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図26と図9とを比較すると、CQIとDATAのメモリへの書き込みを並列処理することにより、CQIの書き込み時間を削減していることが分かる。また、RI及びACKのメモリへの書き込み時間を削減していることが分かる。これらのことから、チャネルインタリーブ処理時間を短縮していることが分かる。
【0076】
このように実施の形態3によれば、CQI用メモリとDATA用メモリとを独立に設け、CQIとDATAのメモリへの書き込みを並列に行うことにより、CQIのメモリ書き込み時間を削減することができ、チャネルインタリーブ時間を短縮することができる。
【0077】
なお、本実施の形態では、CQI用メモリ302とDATA用メモリ304を独立に設けた場合を例に説明したが、これらのメモリを1つのメモリに調停回路を設けて実現してもよい。
【産業上の利用可能性】
【0078】
本発明にかかるインタリーブ装置及びインタリーブ方法は、移動通信システムの無線通信基地局装置、無線通信端末装置等に適用できる。
【符号の説明】
【0079】
101、201、301 CQI用メモリ書き込み部
102、204、303 DATA用メモリ書き込み部
103 メモリ
104、206、305 メモリ読み出し部
105 データ多重部
202、302 CQI用メモリ
203 オフセット値算出部
205、304 DATA用メモリ
【特許請求の範囲】
【請求項1】
第1データと第2データとをそれぞれ異なる領域に記憶するメモリと、
前記第1データを前記メモリに書き込む第1書き込み手段と、
前記第2データを前記メモリに書き込む第2書き込み手段と、
前記メモリに記憶された前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す読み出し手段と、
読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する多重手段と、
を具備するインタリーブ装置。
【請求項2】
前記メモリは、
前記第1データを記憶する第1メモリと、
前記第2データを記憶する第2メモリと、
を具備する請求項1に記載のインタリーブ装置。
【請求項3】
前記読み出し手段は、前記メモリに設けられた行番号及び列番号によって管理された前記第1データと前記第2データとを列番号の若い順に列毎に、かつ、各列における行番号の若い順に読み出す請求項1に記載のインタリーブ装置。
【請求項4】
前記第2データの書き込みを開始する、前記メモリに設けられた行番号及び列番号をオフセット値として算出するオフセット値算出手段を具備し、
前記第2書き込み手段は、前記第1データの書き込みと並行して、算出された前記オフセット値から前記第2データの書き込みを開始する請求項1に記載のインタリーブ装置。
【請求項5】
前記第1書き込み手段は、前記第1データの書き込みが終了した、前記メモリに設けられた行番号及び列番号からオフセット値を算出し、算出した前記オフセット値を前記読み出し手段に通知する請求項2に記載のインタリーブ装置。
【請求項6】
前記第3データは、1種類又は3種類のシンボル値の繰り返しからなるACKであり、
前記第4データは、1種類又は3種類のシンボル値の繰り返しからなるランクインジケータである請求項1に記載のインタリーブ装置。
【請求項7】
第1データをメモリに書き込む工程と、
前記第1データの書き込みと並行して、第2データを前記第1データが書き込まれる領域とは異なる領域の前記メモリに書き込む工程と、
前記メモリに書き込まれた前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す工程と、
読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する工程と、
を具備するインタリーブ方法。
【請求項1】
第1データと第2データとをそれぞれ異なる領域に記憶するメモリと、
前記第1データを前記メモリに書き込む第1書き込み手段と、
前記第2データを前記メモリに書き込む第2書き込み手段と、
前記メモリに記憶された前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す読み出し手段と、
読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する多重手段と、
を具備するインタリーブ装置。
【請求項2】
前記メモリは、
前記第1データを記憶する第1メモリと、
前記第2データを記憶する第2メモリと、
を具備する請求項1に記載のインタリーブ装置。
【請求項3】
前記読み出し手段は、前記メモリに設けられた行番号及び列番号によって管理された前記第1データと前記第2データとを列番号の若い順に列毎に、かつ、各列における行番号の若い順に読み出す請求項1に記載のインタリーブ装置。
【請求項4】
前記第2データの書き込みを開始する、前記メモリに設けられた行番号及び列番号をオフセット値として算出するオフセット値算出手段を具備し、
前記第2書き込み手段は、前記第1データの書き込みと並行して、算出された前記オフセット値から前記第2データの書き込みを開始する請求項1に記載のインタリーブ装置。
【請求項5】
前記第1書き込み手段は、前記第1データの書き込みが終了した、前記メモリに設けられた行番号及び列番号からオフセット値を算出し、算出した前記オフセット値を前記読み出し手段に通知する請求項2に記載のインタリーブ装置。
【請求項6】
前記第3データは、1種類又は3種類のシンボル値の繰り返しからなるACKであり、
前記第4データは、1種類又は3種類のシンボル値の繰り返しからなるランクインジケータである請求項1に記載のインタリーブ装置。
【請求項7】
第1データをメモリに書き込む工程と、
前記第1データの書き込みと並行して、第2データを前記第1データが書き込まれる領域とは異なる領域の前記メモリに書き込む工程と、
前記メモリに書き込まれた前記第1データと前記第2データとをそれぞれ書き込まれた順とは異なる順に読み出す工程と、
読み出された前記第1データ及び前記第2データに第3データ及び第4データを所定のタイミングで多重してインタリーブパターンを形成する工程と、
を具備するインタリーブ方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2011−176596(P2011−176596A)
【公開日】平成23年9月8日(2011.9.8)
【国際特許分類】
【出願番号】特願2010−38888(P2010−38888)
【出願日】平成22年2月24日(2010.2.24)
【出願人】(000187725)パナソニック モバイルコミュニケーションズ株式会社 (38)
【出願人】(392026693)株式会社エヌ・ティ・ティ・ドコモ (5,876)
【Fターム(参考)】
【公開日】平成23年9月8日(2011.9.8)
【国際特許分類】
【出願日】平成22年2月24日(2010.2.24)
【出願人】(000187725)パナソニック モバイルコミュニケーションズ株式会社 (38)
【出願人】(392026693)株式会社エヌ・ティ・ティ・ドコモ (5,876)
【Fターム(参考)】
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