インターポーザ及び半導体装置
【課題】給電経路を確保しつつ、キャパシタ部品等の搭載用電子部品を電子部品実装面に近付けて搭載する。
【解決手段】本発明のインターポーザ１は、複数の貫通電極６を有するシリコン基板２と、該シリコン基板２上に設けられ、第１配線層１２及び第２配線層１３と層間絶縁層１４とを有する多層配線部３と、該多層配線部３上に設けられ、第２配線層１３と電気的に接続された第１ＵＢＭ構造８と、シリコン基板２の裏側に設けられ、各貫通電極６と電気的に接続された複数のバンプ９を有している。そして、特に、シリコン基板２の裏面２ａには、第１配線層１２のパッド部１２ａが露出するキャビティ部１１が設けられ、このキャビティ部１１内にキャパシタ部品が収容されてパッド部１２ａに接続されている。
【解決手段】本発明のインターポーザ１は、複数の貫通電極６を有するシリコン基板２と、該シリコン基板２上に設けられ、第１配線層１２及び第２配線層１３と層間絶縁層１４とを有する多層配線部３と、該多層配線部３上に設けられ、第２配線層１３と電気的に接続された第１ＵＢＭ構造８と、シリコン基板２の裏側に設けられ、各貫通電極６と電気的に接続された複数のバンプ９を有している。そして、特に、シリコン基板２の裏面２ａには、第１配線層１２のパッド部１２ａが露出するキャビティ部１１が設けられ、このキャビティ部１１内にキャパシタ部品が収容されてパッド部１２ａに接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばキャパシタ部品等のディスクリート部品が搭載されたインターポーザ、及び、そのインターポーザを備えた半導体装置に関するものである。
【背景技術】
【０００２】
ＣＰＵやクロックドライバなどの電子部品では電源ノイズが発生する。この電源ノイズを除去するために、通常、キャパシタ部品が使われる。
ここで、このようなキャパシタ部品は、電源ノイズが高周波であればある程、できるだけ電子部品の近くに実装する必要がある。しかし、そのような実装位置は電子部品の周囲か、図１４に示すように、電子部品１０４が実装されたインターポーザ１０１やプリント配線板の真裏であり、キャパシタ部品１０３を、これ以上近くに実装することは困難である。
【０００３】
そこで、図１５に示すように、インターポーザ１０１やプリント配線板に、その裏面から配線層の途中までキャビティ形成加工を行い、そのキャビティ部１０２にキャパシタ部品１０３を実装することで、キャパシタ部品１０３が電子部品１０４のより近くに配置されるようにした構造が提案されている。しかし、このような構造では、配線層のキャビティ加工を行った部分では、配線経路が途切れてしまうため、結果的に給電が弱くなったり、信号線の配線性を悪化させたりする。
【０００４】
また、インターポーザやプリント配線板に、電源層とグランド層で高誘電体を挟み込んだキャパシタシートを作り込んだ構造も知られている（例えば、特許文献１参照）。しかし、このキャパシタシートは、一般的なキャパシタ部品と比較して容量が小さく、電源ノイズを除去する効果が十分に得られないという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−５９８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、これら問題を解決するためになされたものであり、給電経路を確保しつつ、キャパシタ部品等の搭載用電子部品を電子部品実装面に近付けて搭載することができ、例えばキャパシタ部品を搭載した場合には、実装された電子部品の電源ノイズを、その周波数に関わらず、効果的に低減できるインターポーザ、及び、そのインターポーザを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は以下の構成を有する。
本発明のインターポーザは、複数の貫通電極を有する基板と、該基板上に設けられ、前記各貫通電極と電気的に接続された配線層及び該配線層を覆う絶縁層とを有する配線部と、該配線部の前記基板と反対側に設けられ、前記配線層と電気的に接続された複数の第１ＵＢＭ構造と、前記基板の前記配線部と反対側に設けられ、第２ＵＢＭ構造を介して前記各貫通電極と電気的に接続された複数のバンプを有し、前記各第１ＵＢＭ構造に実装用電子部品の接続部が接続されることで該実装用電子部品が実装され、前記各バンプが配線基板の電極パッドに接続されることで該配線基板に実装されるインターポーザであって、前記基板の前記配線部と反対側の面に開口し、その底部に前記配線層が露出するキャビティ部が設けられ、前記配線層は、前記キャビティ部の底部に露出する部分に、搭載用電子部品が電気的に接続されるパッド部を有することを特徴とする。
【０００８】
また、本発明の半導体装置は、本発明のインターポーザと、複数の接続部を有し、前記各接続部が前記インターポーザの前記各第１ＵＢＭ構造に接続されることで前記インターポーザに実装された電子部品と、複数の電極パッドを有し、前記インターポーザの前記各バンプが前記各電極パッドに接続されることで前記インターポーザが実装された配線基板とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、インターポーザは、複数の貫通電極を有する基板と、該基板上に設けられ、各貫通電極と電気的に接続された配線層及び該配線層を覆う絶縁層とを有する配線部と、該配線部上に設けられ、配線層と電気的に接続された複数の第１ＵＢＭ構造と、基板の裏側に設けられ、各貫通電極と電気的に接続された複数のバンプを有しており、そのシリコン基板の裏面に、その内部において配線層が露出するキャビティ部が設けられ、配線層は、キャビティ部内に露出する部分に、搭載用電子部品が電気的に接続されるパッド部を有しているため、搭載用電子部品を、電子部品実装面（第１ＵＢＭ構造が形成されている面）に近付けて搭載することができる
これにより、例えば搭載用電子部品がキャパシタ部品である場合には、実装された電子部品が発生する高周波電源ノイズを、キャパシタ部品によって効率よく抑制することができ、高い高周波電源ノイズ耐性を得ることができる。
また、搭載用電子部品が抵抗部品である場合には、直列終端回路における伝送特性の向上を図ることができる。
【００１０】
さらに、搭載用電子部品を、インターポーザが実装される配線基板に接続した場合には、配線基板側の配線を給電経路として利用することができるため、キャビティ部を形成しないインターポーザと同等の給電経路を確保することができる。
【００１１】
また、本発明によれば、半導体装置は、本発明のインターポーザを備えているため、インターポーザに搭載する搭載用電子部品によって、実装用電子部品が発生する高周波電源ノイズを効率よく抑えたり、直列終端回路における伝送特性の向上を図ったりすることができる。このため、この半導体装置は、安定且つ良好な動作を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のインターポーザの第１実施形態を示す概略縦断面図である。
【図２】図１に示すインターポーザに電子部品が実装され、さらに該インターポーザが配線基板に実装された状態を示す概略縦断面図である。
【図３】本発明の第１実施形態に係る第１ＵＢＭ構造８の拡大断面図である。
【図４】本発明の第１実施形態に係る第２ＵＢＭ構造２０の拡大断面図である。
【図５】図１に示すインターポーザの製造方法を工程順に示すものであり、多層配線部及びキャビティ部の形成工程を示す概略縦断面図である。
【図６】図１に示すインターポーザの製造方法を工程順に示すものであり、下地層及び貫通電極の形成工程を示す概略縦断面図である。
【図７】完成したインターポーザを示す概略縦断面図である。
【図８】インターポーザの他の製造方法を工程順に示すものであり、貫通孔及び貫通電極の形成工程を示す概略縦断面図である。
【図９】インターポーザの他の製造方法を工程順に示すものであり、キャビティ部及びバンプ形成部の形成工程を示す概略縦断面図である。
【図１０】本発明のインターポーザの第２実施形態を示す概略縦断面図である。
【図１１】本発明のインターポーザの第３実施形態を示す概略縦断面図である。
【図１２】本発明のインターポーザの第４実施形態を示す概略縦断面図である。
【図１３】本発明の半導体装置の実施形態を示す概略縦断面図である。
【図１４】関連するインターポーザを示す模式図である。
【図１５】関連するインターポーザの他の例を示す模式図である。
【発明を実施するための形態】
【００１３】
次に、本発明の具体的な実施形態について図面を参照しながら説明する。
＜第１実施形態＞
まず、本発明のインターポーザの第１実施形態について説明する。
図１は、本発明のインターポーザの第１実施形態を示す概略縦断面図であり、図２は、図１に示すインターポーザに電子部品が実装され、さらに該インターポーザが配線基板に実装された状態を示す概略縦断面図である。
【００１４】
図１に示すインターポーザ１は、シリコン基板２と、該シリコン基板２の一方の側に設けられた多層配線部（配線部）３及び封止樹脂４と、他方の側に設けられたバンプ形成部５と、シリコン基板２を厚さ方向に貫通する貫通電極６と、シリコン基板２のキャビティ部１１内に収容されたキャパシタ部品（搭載用電子部品）７とを有している。図２に示すように、インターポーザ１では、多層配線部３に設けられた各第１ＵＢＭ構造８に、電子部品（実装用電子部品）３０の各接続部３１がそれぞれ半田バンプ３２を介して電気的に接続されることで、この電子部品３０がインターポーザ１に実装される。また、バンプ形成部５の各バンプ９が、配線基板４０の各パッド部４１ｂに電気的に接続されることで、この配線基板４０にインターポーザ１自体が実装される。
なお、「ＵＢＭ」とは、Under Bump MetallizationあるいはUnder Barrier Metaの略称である。
【００１５】
シリコン基板２は、インターポーザ１を構成する各部を支持するものである。シリコン基板２には、該シリコン基板２を厚さ方向に貫通する貫通孔１０及びキャビティ部１１が複数設けられている。このうち各貫通孔１０は、それぞれ、配線基板４０に設けられた各パッド部４１ｂと同じピッチで設けられている。
【００１６】
多層配線部３は、第１配線層１２、第２配線層１３、層間絶縁層１４、ビア電極１５及びパッシベーション層１６を有している。
第１配線層１２は、シリコン基板２上に所定のパターンで設けられ、第２配線層１３は、第１配線層１２の上方に所定のパターンで設けられている。そして、本発明では、特に第１配線層１２は、キャビティ部１１に対応する領域に、キャパシタ部品７が電気的に接続されるパッド部１２ａを有している。パッド部１２ａは、電子部品３０の電源ピン（電源用接続部）及びグランドピン（グランド用接続部）にそれぞれ対応する各第１ＵＢＭ構造８に、第１配線層１２、ビア電極１５、第２配線層１３を介して電気的に接続されていている。従って、このインターポーザ１では、電子部品３０が実装された状態で、パッド部１２ａに接続されたキャパシタ部品７が、これら各部を介して電源ピン及びグランドピンに電気的に接続される。なお、以下の説明では、第１配線層１２のパッド部１２ａ以外の部分を配線部１２ｂと言う。
第１配線層１２及び第２配線層１３の構成材料としては、特に限定されず、Ｃｕ等の導電性金属材料が用いられる。
【００１７】
シリコン基板２と第１配線層１２の間、及び、第１配線層１２と第２配線層１３の間には、各配線間を埋めるように層間絶縁層（絶縁層）１４が設けられている。層間絶縁層１４は、ＳｉＯ２等の絶縁材料よりなり、シリコン基板２、各配線層１２、１３及びビア電極１５を互いに絶縁する。
ここで、シリコン基板２に形成された各貫通孔１０及び各キャビティ部１１は、シリコン基板２と第１配線層１２との間の層間絶縁層１４に亘って連続して形成されており、各貫通孔１０の上端には第１配線層１２の配線部１２ｂの下面が露出し、各キャビティ部１１の上端には第１配線層１２の各パッド部１２ａの下面が露出している。このうちキャビティ部１１の上端に露出する各パッド部１２ａには、各キャビティ部１１内に収容された各キャパシタ部品７が電気的に接続されている。
【００１８】
ビア電極１５は、第１配線層１２と第２配線層１３との間の層間絶縁層１４を厚さ方向に貫通して複数設けられ、第１配線層１２と第２配線層１３とを電気的に接続する。各ビア電極１５の構成材料としては、特に限定されないが、めっきによる金属が低電気抵抗であることから好ましく、Ｃｕが好適である。
【００１９】
パッシベーション層１６は、層間絶縁層１４及び第２配線層１３の上面を覆うように設けられ、第２配線層１３の上面が露出する複数の開口部が、インターポーザ１に実装される電子部品３０の各接続部３１と同じピッチで形成されている。このパッシベーション層１６は、層間絶縁層１４及び第２配線層１３の表面を外的損傷から保護するものである。パッシベーション層１６の構成材料としては、特に限定されず、ポリイミド膜、ＰＳＧ（Phospho-Silicate-Glass）膜、窒化シリコン膜等の半導体分野で用いられるパッシベーション層の材料がいずれも使用可能である。
【００２０】
多層配線部３の表面は、各第１ＵＢＭ構造８の上面の一部を除いて封止樹脂４で覆われている。
封止樹脂４は、多層配線部３を外部環境から保護するものであり、例えばエポキシ系樹脂等が用いられる。ここで、このインターポーザ１では、この封止樹脂４及び各第１ＵＢＭ構造８表面が、電子部品３０の裏面と対峙する電子部品実装面３ａを構成する。
【００２１】
多層配線部３上には、第２配線層１３毎に第１ＵＢＭ構造８が構成されている。
第１ＵＢＭ構造８は、例えば図３の拡大断面図に示すように、パッシベーション層１６の各開口部から露出する第２配線層１３を被覆する下地メッキ８ａと、下地メッキ８ａ上に配設されたＮｉ／Ａｕ等の導体部８ｂと、導体部８ｂを被覆する金属膜８ｃとが、封止樹脂４で被覆されて構成されている。そして、導体部８ｂの上面の一部が金属膜８ｃと封止樹脂４とから外部に露出している。
【００２２】
各第１ＵＢＭ構造８は、外部に露出した導体部８ｂの上面に、半田バンプ３２を介して、インターポーザ１に実装される電子部品３０の各接続部３１が電気的に接続されている。
【００２３】
シリコン基板２の裏面（多層配線部３と反対側の面）と、各貫通孔１０及び各キャビティ部１１のそれぞれの内側面には、図示しない熱酸化膜（ＳｉＯ２膜）及びバリヤ層が全面的に形成されている。そして、これら各層を介して、シリコン基板裏面２ａにはバンプ形成部５が設けられ、各貫通孔１０内には導電体が充填されている。各貫通孔１０内に充填された導電体は、第１配線層１２とバンプ形成部５とを電気的に接続する貫通電極６を構成する。
【００２４】
ここで、熱酸化膜は、シリコン基板２と各貫通電極６、及び、シリコン基板２とバンプ形成部５の各導電膜１８ａとを絶縁する絶縁層として機能する。また、バリヤ層は、各貫通電極６や各導電膜１８ａから、熱酸化膜及びシリコンへＣｕが拡散するのを防止する作用がある。
【００２５】
バンプ形成部５は、導電膜１８ａ、絶縁層１９を有している。
導電膜１８ａは、シリコン基板裏面２ａのバリヤ層上に、各貫通電極６に対応するように複数設けられ、各貫通電極６と電気的に接続している。
また、絶縁層１９は、各導電膜１８ａを覆うように設けられている。絶縁層１９は、ポリイミド等の絶縁材料からなり、各導電膜１８ａを外部環境から保護する作用がある。
【００２６】
このバンプ形成部５は、第２ＵＢＭ構造２０及びバンプ９を有している。
第２ＵＢＭ構造２０は、各導電膜１８ａ上にそれぞれ設けられており、各導電膜１８ａと各バンプ９の双方と密着する。
【００２７】
この第２ＵＢＭ構造２０は、例えば、図４に示すように、金属層２０ａとパッシベーション層２０ｂと絶縁層１９と下地メッキ２０ｃと導体部２０ｄとで構成されている。
金属層２０ａは、導電膜１８ａ上に形成されている。
パッシベーション層２０ｂは、金属層２０ａの上面の一部が露出するように、金属層２０ａと導電膜１８ａとを被覆している。
絶縁層１９は、パッシベーション層２０ｂから露出する金属層２０ａの上面と、この金属層２０ａの上面の周囲を露出させるようにして、パッシベーション層２０ｂを被覆している。
下地メッキ２０ｃは、絶縁層１９から露出した金属層２０ａとパッシベーション層２０ｂと、これら金属層２０ａとパッシベーション層２０ｂの周囲の絶縁層１９を被覆している。
導体部２０ｄは、Ｎｉ／Ａｕ等からなり、下地メッキ２０ｃ上に形成されている。
【００２８】
バンプ９は、はんだ等の低融点金属からなるボール状の導電端子であり、各第２ＵＢＭ構造２０上（例えば導体部２０ｄ上）にそれぞれ設けられている。インターポーザ１は、各バンプ９が配線基板４０の各パッド部４１ｂに接続されることで該配線基板４０に実装される。
【００２９】
そして、本発明のインターポーザ１では、シリコン基板２の各キャビティ部１１内に、それぞれキャパシタ部品７が収容され、このキャパシタ部品７の接続端７ａがキャビティ部１１内に露出するパッド部１２ａに電気的に接続されている。また、本実施形態では、キャパシタ部品７には、接続端７ａと反対側に接続端７ｂが設けられ、この接続端７ｂを配線基板４０のパッド部４１ａに接続し得るように構成されている。
【００３０】
このようなインターポーザ１では、電子部品３０が実装された状態で、各キャパシタ部品７が、多層配線部３の各部を介して電子部品３０の電源ピン及びグランドピンに電気的に接続される。このため、電子部品３０からの電源電流がキャパシタ部品７に通電され、電子部品３０が発生する電源ノイズをキャパシタ部品７に吸収させ低減することができる。これにより、電子部品３０は安定な動作を行うことができる。
【００３１】
また、各キャパシタ部品７は、キャビティ部１１内に搭載されるため、シリコン基板２の裏面２ａに搭載される場合に比べて、電子部品実装面３ａにより近い位置とすることができる。例えば、シリコン基板２上に設けられる各配線層１２、１３同士の間隔は１μｍ以下と非常に狭いため、キャビティ部１１内にキャパシタ部品７を搭載することにより、キャパシタ部品７を、電子部品３０に対して数μｍ以下の位置に配することもできる。これにより、電子部品３０が発生する高周波電源ノイズがキャパシタ部品７によって効率よく抑制され、高周波電源ノイズ耐性を高めることが可能である。
【００３２】
さらに、本実施形態のように、キャパシタ部品７が配線基板４０のパッド部４１ａに接続される接続端７ｂを有する場合には、配線基板４０側の配線を給電経路として利用することができるため、キャビティ部１１を形成しないインターポーザと同等の給電経路を確保することができる。
【００３３】
したがって、本実施形態のインターポーザ１では、十分な給電経路を確保しつつ、キャパシタ部品７を電子部品３０と近付けて搭載することができる。これにより、電子部品３０が発生する電源ノイズを、その周波数に関わらず低減することができ、電子部品３０の動作を安定且つ良好なものとすることが可能である。
【００３４】
次に、本実施形態のインターポーザ１の製造方法について説明する。
図５〜図７は、図１に示すインターポーザの製造方法を工程順に示すものであり、図５は、多層配線部及びキャビティ部の形成工程を示す概略縦断面図、図６は、貫通電極及び導電膜の形成工程を示す概略縦断面図、図７は、完成したインターポーザを示す概略縦断面図である。
【００３５】
［１−１］多層配線部及び封止樹脂形成工程
まず、図５（ａ）に示すようなシリコン基板２を用意する。そして、図５（ｂ）に示すように、このシリコン基板２上に、第１配線層１２及び第２配線層１３、層間絶縁層１４、ビア電極１５を形成する。
各配線層１２、１３及び層間絶縁層１４は、（１）シリコン基板２に形成された絶縁層上に、導電性金属膜を成膜、パターニングすることで配線層を形成する工程と、この配線層を覆うように絶縁層を成膜し、ＣＭＰ（Chemical Mechanical Polishing）技術によって平坦化することで層間絶縁層１４を形成する工程とを繰り返すことで形成してもよく、（２）絶縁層を形成し、パターニングすることで溝を形成する工程と、この絶縁層表面に金属メッキ膜を成膜し、ＣＭＰ技術によって溝内の金属メッキ膜（配線層）のみが残るように平坦化する工程とを繰り返すことで形成してもよい。
【００３６】
ここで、導電性金属膜の形成方法としては、蒸着法、スパッタ法やＣＶＤ法等の気相成膜法、めっき法等が挙げられる。また、絶縁層の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）法やＳＯＧ（スピン・オン・グラス）法等が挙げられる。
導電性金属膜及び絶縁層のパターニングは、例えばフォトリソグラフィ技術とエッチング技術を用いて行うことができる。
【００３７】
ビア電極１５は、エッチングによって層間絶縁層１４にビアを形成した後、ビア内に導電性金属材料を充填することで形成する。
エッチング方法としては、特に限定されないが、アスペクト比の高いビアが形成できることから、イオンエッチング等の異方性ドライエッチング等を用いるのが好ましい。
ビア内に導電性金属材料を充填する方法としては、例えばスパッタ法やＣＶＤ法等の気相成膜法、めっき法、導電ペースト充填法等が挙げられるが、中でもめっき法を用いるのが好ましい。これにより、Ｃｕ等よりなる低抵抗なビア電極を高速で形成することができる。
【００３８】
次に、図５（ｃ）に示すように、パッシベーション層１６、第１ＵＢＭ構造８、封止樹脂４を順次形成する。
パッシベーション層１６は、例えばＣＶＤ法により、層間絶縁層１４及び第２配線層１３を覆うように材料膜を成膜した後、開口部に対応する領域の材料膜を選択的にエッチング除去することによって形成することができる。
また、第１ＵＢＭ構造８は、公知の手段で形成することができる。スパッタ法やＣＶＤ法等の気相成膜法を用い、パッシベーション層１６から露出する第２配線層１３上に、選択的に金属膜を形成することで得ることができる。
封止樹脂４は、例えば樹脂またはその前駆体の溶液を、多層配線部３の表面に塗布し、硬化させた後、開口部に対応する領域の樹脂を選択的に除去することによって形成することができる。
【００３９】
［１−２］キャビティ部及び貫通孔形成工程
次に、図５（ｄ）に示すように、シリコン基板２及び層間絶縁層１４に、キャビティ部１１を形成する。
キャビティ部１１は、シリコン基板２の裏面２ａに、キャビティ部１１に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介して、シリコン基板２の裏面２ａからエッチング加工を行い、パッド部１２ａを露出させることで形成することができる。
エッチング方法としては、比較的広い領域を高速でエッチング加工し得ることからウェットエッチングを用いるのが好ましい。ウェットエッチングに用いるエッチング液としては、水酸化テトラメチルアンモニウムや水酸化カリウム等が挙げられる。
【００４０】
次に、図６（ｅ）に示すように、シリコン基板２に貫通孔１０を形成する。
貫通孔１０は、シリコン基板２の裏面２ａに、貫通孔１０に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介してシリコン基板２の裏面２ａからエッチング加工を行い、第１配線層１２の配線部１２ｂを露出させることで形成することができる。
エッチング方法としては、アスペクト比の高い貫通孔１０が形成できることから、イオンエッチング等の異方性ドライエッチングを用いるのが好ましい。
【００４１】
［１−３］下地層（熱酸化膜、バリヤ層及びシード層）形成工程
次に、図６（ｆ）に示すように、下地層（熱酸化膜、バリヤ層及びシード層）２１を形成する。
まず、シリコン基板２に熱酸化処理を行うことで、シリコン基板の裏面２ａと、キャビティ部及び貫通孔の各内側面に熱酸化膜（ＳｉＯ２膜）を形成する。
そして、この熱酸化膜上に、バリヤ層及びシード層を順次形成する。ここで、シード層は、次工程［１−４］で行う電解めっきに際して、めっき電極として使用するものである。
バリヤ層及びシード層は、例えばスパッタ法やＣＶＤ法等の気相成膜法等によって形成することができる。
【００４２】
[１−４] 貫通電極及びバンプ形成部形成工程
次に、貫通電極６及びバンプ形成部５を形成する。
まず、貫通電極６及び導電膜１８ａを電解めっき法によって形成する。
具体的には、シード層をめっき電極として用い、貫通孔１０内が金属めっき膜で充填されるまで電解めっきを行う。その結果、図６（ｇ）に示すように、貫通孔１０内に円柱状の貫通電極６が形成されるとともに、シリコン基板２の裏面２ａとキャビティ部１１の内側面に金属めっき膜２２が堆積する。
【００４３】
次に、この金属めっき膜２２を所定の形状にパターニングする。これにより、図６（ｈ）に示すように、貫通電極６の下端付近に、該貫通電極６と接続した導電膜１８ａが形成される。
次に、図７に示すように、絶縁層１９、第２ＵＢＭ構造２０、バンプ９を順次形成する。
絶縁層１９は、ＣＶＤ法やＳＯＧ（スピン・オン・グラス）法等によって、導電膜１８ａを覆うように絶縁膜を形成した後、不要な絶縁膜を選択的にエッチング除去することで形成することができる。
また、第２ＵＢＭ構造２０は、前述と同様の方法によって形成することができ、バンプ９は、例えば半田ボールを各第２ＵＢＭ構造２０上に溶着させることで形成することができる。
【００４４】
［１−５］キャパシタ部品搭載工程
最後に、キャパシタ部品７をキャビティ部１１内に収容し、キャパシタ部品７の接続端７ａを第１配線層１２のパッド部１２ａに電気的に接続する。
以上の工程により、図１に示すインターポーザ１が得られる。
【００４５】
次に、本実施形態のインターポーザの他の製造方法について説明する。なお、この製造方法においては、前述の同様の工程についてはその説明を省略する。
図８、図９は、インターポーザの他の製造方法を工程順に示すものであり、図８は、貫通孔及び貫通電極の形成工程を示す概略縦断面図、図９は、キャビティ部及びバンプ形成部の形成工程を示す概略縦断面図である。
［２−１］多層配線部及び封止樹脂形成工程
前記第１実施形態の工程［１−１］と同様に、多層配線部３、第１ＵＢＭ構造８及び封止樹脂４を形成する。
【００４６】
［２−２］貫通孔、貫通電極及びキャビティ部形成工程
次に、図８（ａ）に示すように、シリコン基板２及び層間絶縁層１４の各貫通孔１０に対応する部分に、各貫通孔１０と略同じ外径を有するリング状の細溝２３をそれぞれ形成するとともに、キャビティ部１１に対応する部分に、各キャビティ部１１の外形形状に沿った細溝２４をそれぞれ形成する。
【００４７】
各細溝２３、２４は、シリコン基板２の裏面２ａに、各細溝２３、２４に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介してシリコン基板２の裏面２ａからエッチング加工を行い、第１配線層１２の配線部１２ｂ及びパッド部１２ａを露出させることで形成することができる。
エッチング方法としては、アスペクト比の高い細溝２３、２４が形成できることから、イオンエッチング等の異方性ドライエッチングを用いるのが好ましい。
【００４８】
次に、図８（ｂ）に示すように、シリコン基板２の裏面２ａと各細溝２３、２４内に樹脂を供給し、硬化させることで、シリコン基板２の裏面２ａと各細溝２３、２４内に樹脂膜２５を形成する。
樹脂としては、ＢＣＢ、ポリイミド系樹脂、エポキシ系樹脂等が挙げられる。
次に、シリコン基板裏面２ａの樹脂膜２５上に、リング状の細溝２３の内側（中央部）に対応する領域に開口を有するフォトレジストのマスクを形成する。そして、このマスクを介して、中央部の樹脂膜２５をエッチング除去した後、イオンエッチングによって、中央部のシリコンをエッチング除去する。その結果、図８（ｃ）に示すように、内側面に樹脂膜２５を有する円柱状の貫通孔１０が得られる。
【００４９】
次に、シリコン基板２の裏面２ａ及び貫通孔１０内の樹脂膜２５上に、図示しないバリヤ層及びシード層を順次形成する。バリヤ層及びシード層は前記第１実施形態と同様の方法によって形成することができる。
次に、貫通電極６を電解めっき法によって形成する。
具体的には、シード層をめっき電極として、貫通孔１０内が金属めっき膜で充填されるまで電解めっきを行う。その結果、図８（ｄ）に示すように、貫通孔１０内に円柱状の貫通電極６が形成されるとともに、シリコン基板２の裏面２ａに金属めっき膜２２が堆積する。
【００５０】
次いで、図９（ｅ）に示すように、シリコン基板２の裏面２ａに堆積した金属めっき膜２２を、ＣＭＰ法によって研削除去する。
次に、シリコン基板２の裏面２ａに、キャビティ部１１に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介してシリコン基板２の裏面２ａからウェットエッチングを行い、第１配線層１２のパッド部１２ａを露出させる。その結果、図９（ｆ）に示すように、内側面に樹脂膜２５を有するキャビティ部１１が得られる。
【００５１】
［２−３］バンプ形成部形成工程
次に、図９（ｇ）に示すように、シリコン基板２の裏面２ａにバンプ形成部５を形成する。
まず、導電膜１８ａを電解めっき法によって形成する。
具体的には、シリコン基板２の裏面２ａに形成されたシード層をめっき電極として用い、シード層上に金属めっき膜を堆積させた後、所定の形状にパターニングする。これにより、貫通電極６の下端付近に、該貫通電極６と接続した導電膜１８ａが形成される。
【００５２】
次に、絶縁層１９、第２ＵＢＭ構造２０、バンプ９を順次形成する。これら各部は、前記第１実施形態と同様に形成することができる。
以上の工程により、本実施形態のインターポーザ１が得られる。
この製造方法では、貫通電極を形成する工程で、キャビティ部に銅メッキが付着することがない。また、特に、工程［２−２］でキャビティ部１１を形成するために行うウェットエッチングは、エポキシ系樹脂に対してシリコンの選択性が高いため、樹脂膜に沿った形で、シリコンを奥行き方向へ容易にエッチングすることができる。このため、ボッシュプロセスに代表されるようなシリコンのイオンエッチングを用いるのに比べて、良好な形状のキャビティ部１１を形成することができる。
【００５３】
＜第２実施形態＞
次に、本発明のインターポーザの第２実施形態について説明する。
なお、第２実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図１０は、本発明のインターポーザの第２実施形態を示す概略縦断面図である。
第２実施形態のインターポーザ１は、貫通電極６及び導電膜１８ａの形状が異なる以外は、前記第１実施形態と同様の構成されている。
このインターポーザ１では、貫通電極６は、貫通孔１０の内側面から所定の厚さで堆積したリング状をなしており、導電膜１８ａは、シリコン基板裏面２ａの貫通電極６の下端部付近に該貫通電極６と連続して設けられている。
【００５４】
この第２実施形態においても、前記第１実施形態と同様の効果を得ることができる。
また、第２実施形態では、特に貫通電極６がリング状であるため、貫通孔１０内に充填された電極であるのに比べて、貫通電極６を形成するのに要するめっき膜の堆積時間を短縮することが可能である。これにより、インターポーザ１の製造効率の向上を図ることができるという効果が得られる。
【００５５】
＜第３実施形態＞
次に、本発明のインターポーザの第３実施形態について説明する。
なお、第３実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図１１は、本発明のインターポーザの第３実施形態を示す概略縦断面図である。
第３実施形態のインターポーザ１は、多層配線部３が、第１配線層１２〜第６配線層２９の６層の配線層を有しており、電子部品３０が実装された状態で、各配線層１２、１３、２６、２７、２８、２９が、電子部品３０のグランドピンまたは電源ピンに交互に接続されるように構成されている以外は、前記第１実施形態と同様の構成されている。
【００５６】
この第３実施形態においても、前記第１実施形態と同様の効果を得ることができる。
また、第３実施形態では、特にグランドピンに接続される配線層（第１配線層１２、第３配線層２６、第５配線層２８）がグランド層として機能するとともに、電源ピンに接続される配線層（第２配線層１３、第４配線層２７、第６配線層２９）が電源層として機能し、グランド層−層間絶縁層−電源層の各ユニットが、それぞれキャパシタとして働く。このため、電子部品３０の電源ノイズをより効果的に低減できるという効果が得られる。
【００５７】
＜第４実施形態＞
次に、本発明のインターポーザの第４実施形態について説明する。
なお、第４実施形態においては、前記第３実施形態と同様の構成についてはその説明を省略する。
図１２は、本発明のインターポーザの第４実施形態を示す概略縦断面図である。
第４実施形態のインターポーザ１は、シリコン基板２に複数のトランジスタ３３が形成されており、電子部品３０が実装された状態で、各トランジスタ３３のゲート電極が電子部品３０の電源ピンに、ソース電極及びドレイン電極が電子部品３０のグランドピンに電気的に接続されるように、各電極が配線部１２ｂに接続されている以外は、前記第３実施形態と同様の構成されている。
【００５８】
この第４実施形態においても、前記第３実施形態と同様の効果を得ることができる。
また、第３実施形態では特に、シリコン基板２に複数のトランジスタ３３が形成されており、電子部品３０が実装された状態で、各トランジスタ３３のゲート電極が電子部品３０の電源ピンに、ソース電極及びドレイン電極が電子部品３０のグランドピンに電気的に接続されるように、各電極が配線部１２ｂに接続されていることにより、ゲート容量がキャパシタとして機能する。このため、電子部品３０の電源ノイズをさらに効果的に低減できるという効果が得られる。
【００５９】
＜半導体装置＞
次に、本発明のインターポーザを適用した半導体装置（本発明の半導体装置）について説明する。
図１３は、本発明の半導体装置の実施形態を示す概略縦断面図である。
図１３に示す半導体装置５０は、インターポーザ１と、該インターポーザ１に実装された電子部品（実装用電子部品）３０と、該インターポーザ１が実装されたビルドアップ基板（配線基板）４０とを有している。
【００６０】
インターポーザ１は、前述したようなインターポーザ１によって構成されている。
電子部品３０は、その裏面に複数の接続部３１を有しており、各接続部３１がインターポーザ１の各第１ＵＢＭ構造８に接続されることでインターポーザ１に実装されている。
このように電子部品３０が実装されたインターポーザ１では、キャビティ部１１内に搭載されたキャパシタ部品７が、多層配線部３の各部を介して電子部品３０のグランドピン及び電源ピンに電気的に接続される。
【００６１】
配線基板４０は、基板４２と、基板４２の両側に設けられた多層配線部４３を有している。各多層配線部４３は、それぞれ３層の配線層４４、４５、４６を有しており、その一方の多層配線部４３の表面には、各配線層４４、４５、４６に電気的に接続された複数のパッド部４１ｂ及びパッド部４１ａが設けられ、他方の多層配線部４３の表面には、各配線層４４、４５、４６に電気的に接続された複数のバンプ４７が設けられている。
【００６２】
そして、インターポーザ１は、各バンプ９が配線基板４０の各パッド部４１ｂに接続されるとともに、キャパシタ部品７の接続端７ｂが配線基板４０の各パッド部４１ａに接続されることで配線基板４０に実装されている。
【００６３】
このような半導体装置５０では、電子部品３０が発生する電源ノイズが、その周波数に関わらず、インターポーザ１に搭載されたキャパシタ部品７によって効果的に低減する。また、キャパシタ部品７の接続端７ｂが配線基板４０のパッド部４１ａに電気的に接続されていることにより、配線基板４０の各配線層が給電経路として利用され、十分な給電を確保することができる。このため、この半導体装置５０は、安定且つ良好な動作を得ることができる。
【００６４】
以上、本発明のインターポーザ及びこれを備えた半導体装置について説明したが、前記インターポーザ及び半導体装置を構成する各部は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
例えば、前記各実施形態では、インターポーザのキャビティ部内に搭載される搭載用電子部品としてキャパシタ部品を用いているが、搭載用電子部品はこれに限るものではない。例えば、搭載用電子部品して抵抗部品を用いた場合には、抵抗部品が実装用電子部品の近くの位置に配されることにより、直列終端回路における伝送特性が向上という効果が得られる。
【００６５】
また、前記実施形態では、半導体装置に適用されるインターポーザとして第１実施形態のものを用いているが、半導体装置に適用されるインターポーザは、第２実施形態〜第４実施形態のインターポーザであっても構わない。さらに、配線基板も、ビルドアップ基板に限るものではなく、セラミック基板等、この他の配線基板であっても良い。
【符号の説明】
【００６６】
１…インターポーザ、２…シリコン基板、３…多層配線部、３ａ…電子部品実装面、４…封止樹脂、５…バンプ形成部、６…貫通電極、７…キャパシタ部品（搭載用電子部品）、８…第１ＵＢＭ構造、９…バンプ、１０…貫通孔、１１…キャビティ部、１２…第１配線層、１３…第２配線層、１４…層間絶縁層、１５…ビア電極、１６…パッシベーション層、１８ａ…導電膜、１９…絶縁層、２０…第２ＵＢＭ構造、３０…電子部品（実装用電子部品）、３１…接続ピン（接続部）、４０…配線基板、４１ａ…パッド部、４１ｂ…第１ＵＢＭ構造
【技術分野】
【０００１】
本発明は、例えばキャパシタ部品等のディスクリート部品が搭載されたインターポーザ、及び、そのインターポーザを備えた半導体装置に関するものである。
【背景技術】
【０００２】
ＣＰＵやクロックドライバなどの電子部品では電源ノイズが発生する。この電源ノイズを除去するために、通常、キャパシタ部品が使われる。
ここで、このようなキャパシタ部品は、電源ノイズが高周波であればある程、できるだけ電子部品の近くに実装する必要がある。しかし、そのような実装位置は電子部品の周囲か、図１４に示すように、電子部品１０４が実装されたインターポーザ１０１やプリント配線板の真裏であり、キャパシタ部品１０３を、これ以上近くに実装することは困難である。
【０００３】
そこで、図１５に示すように、インターポーザ１０１やプリント配線板に、その裏面から配線層の途中までキャビティ形成加工を行い、そのキャビティ部１０２にキャパシタ部品１０３を実装することで、キャパシタ部品１０３が電子部品１０４のより近くに配置されるようにした構造が提案されている。しかし、このような構造では、配線層のキャビティ加工を行った部分では、配線経路が途切れてしまうため、結果的に給電が弱くなったり、信号線の配線性を悪化させたりする。
【０００４】
また、インターポーザやプリント配線板に、電源層とグランド層で高誘電体を挟み込んだキャパシタシートを作り込んだ構造も知られている（例えば、特許文献１参照）。しかし、このキャパシタシートは、一般的なキャパシタ部品と比較して容量が小さく、電源ノイズを除去する効果が十分に得られないという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−５９８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、これら問題を解決するためになされたものであり、給電経路を確保しつつ、キャパシタ部品等の搭載用電子部品を電子部品実装面に近付けて搭載することができ、例えばキャパシタ部品を搭載した場合には、実装された電子部品の電源ノイズを、その周波数に関わらず、効果的に低減できるインターポーザ、及び、そのインターポーザを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は以下の構成を有する。
本発明のインターポーザは、複数の貫通電極を有する基板と、該基板上に設けられ、前記各貫通電極と電気的に接続された配線層及び該配線層を覆う絶縁層とを有する配線部と、該配線部の前記基板と反対側に設けられ、前記配線層と電気的に接続された複数の第１ＵＢＭ構造と、前記基板の前記配線部と反対側に設けられ、第２ＵＢＭ構造を介して前記各貫通電極と電気的に接続された複数のバンプを有し、前記各第１ＵＢＭ構造に実装用電子部品の接続部が接続されることで該実装用電子部品が実装され、前記各バンプが配線基板の電極パッドに接続されることで該配線基板に実装されるインターポーザであって、前記基板の前記配線部と反対側の面に開口し、その底部に前記配線層が露出するキャビティ部が設けられ、前記配線層は、前記キャビティ部の底部に露出する部分に、搭載用電子部品が電気的に接続されるパッド部を有することを特徴とする。
【０００８】
また、本発明の半導体装置は、本発明のインターポーザと、複数の接続部を有し、前記各接続部が前記インターポーザの前記各第１ＵＢＭ構造に接続されることで前記インターポーザに実装された電子部品と、複数の電極パッドを有し、前記インターポーザの前記各バンプが前記各電極パッドに接続されることで前記インターポーザが実装された配線基板とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、インターポーザは、複数の貫通電極を有する基板と、該基板上に設けられ、各貫通電極と電気的に接続された配線層及び該配線層を覆う絶縁層とを有する配線部と、該配線部上に設けられ、配線層と電気的に接続された複数の第１ＵＢＭ構造と、基板の裏側に設けられ、各貫通電極と電気的に接続された複数のバンプを有しており、そのシリコン基板の裏面に、その内部において配線層が露出するキャビティ部が設けられ、配線層は、キャビティ部内に露出する部分に、搭載用電子部品が電気的に接続されるパッド部を有しているため、搭載用電子部品を、電子部品実装面（第１ＵＢＭ構造が形成されている面）に近付けて搭載することができる
これにより、例えば搭載用電子部品がキャパシタ部品である場合には、実装された電子部品が発生する高周波電源ノイズを、キャパシタ部品によって効率よく抑制することができ、高い高周波電源ノイズ耐性を得ることができる。
また、搭載用電子部品が抵抗部品である場合には、直列終端回路における伝送特性の向上を図ることができる。
【００１０】
さらに、搭載用電子部品を、インターポーザが実装される配線基板に接続した場合には、配線基板側の配線を給電経路として利用することができるため、キャビティ部を形成しないインターポーザと同等の給電経路を確保することができる。
【００１１】
また、本発明によれば、半導体装置は、本発明のインターポーザを備えているため、インターポーザに搭載する搭載用電子部品によって、実装用電子部品が発生する高周波電源ノイズを効率よく抑えたり、直列終端回路における伝送特性の向上を図ったりすることができる。このため、この半導体装置は、安定且つ良好な動作を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のインターポーザの第１実施形態を示す概略縦断面図である。
【図２】図１に示すインターポーザに電子部品が実装され、さらに該インターポーザが配線基板に実装された状態を示す概略縦断面図である。
【図３】本発明の第１実施形態に係る第１ＵＢＭ構造８の拡大断面図である。
【図４】本発明の第１実施形態に係る第２ＵＢＭ構造２０の拡大断面図である。
【図５】図１に示すインターポーザの製造方法を工程順に示すものであり、多層配線部及びキャビティ部の形成工程を示す概略縦断面図である。
【図６】図１に示すインターポーザの製造方法を工程順に示すものであり、下地層及び貫通電極の形成工程を示す概略縦断面図である。
【図７】完成したインターポーザを示す概略縦断面図である。
【図８】インターポーザの他の製造方法を工程順に示すものであり、貫通孔及び貫通電極の形成工程を示す概略縦断面図である。
【図９】インターポーザの他の製造方法を工程順に示すものであり、キャビティ部及びバンプ形成部の形成工程を示す概略縦断面図である。
【図１０】本発明のインターポーザの第２実施形態を示す概略縦断面図である。
【図１１】本発明のインターポーザの第３実施形態を示す概略縦断面図である。
【図１２】本発明のインターポーザの第４実施形態を示す概略縦断面図である。
【図１３】本発明の半導体装置の実施形態を示す概略縦断面図である。
【図１４】関連するインターポーザを示す模式図である。
【図１５】関連するインターポーザの他の例を示す模式図である。
【発明を実施するための形態】
【００１３】
次に、本発明の具体的な実施形態について図面を参照しながら説明する。
＜第１実施形態＞
まず、本発明のインターポーザの第１実施形態について説明する。
図１は、本発明のインターポーザの第１実施形態を示す概略縦断面図であり、図２は、図１に示すインターポーザに電子部品が実装され、さらに該インターポーザが配線基板に実装された状態を示す概略縦断面図である。
【００１４】
図１に示すインターポーザ１は、シリコン基板２と、該シリコン基板２の一方の側に設けられた多層配線部（配線部）３及び封止樹脂４と、他方の側に設けられたバンプ形成部５と、シリコン基板２を厚さ方向に貫通する貫通電極６と、シリコン基板２のキャビティ部１１内に収容されたキャパシタ部品（搭載用電子部品）７とを有している。図２に示すように、インターポーザ１では、多層配線部３に設けられた各第１ＵＢＭ構造８に、電子部品（実装用電子部品）３０の各接続部３１がそれぞれ半田バンプ３２を介して電気的に接続されることで、この電子部品３０がインターポーザ１に実装される。また、バンプ形成部５の各バンプ９が、配線基板４０の各パッド部４１ｂに電気的に接続されることで、この配線基板４０にインターポーザ１自体が実装される。
なお、「ＵＢＭ」とは、Under Bump MetallizationあるいはUnder Barrier Metaの略称である。
【００１５】
シリコン基板２は、インターポーザ１を構成する各部を支持するものである。シリコン基板２には、該シリコン基板２を厚さ方向に貫通する貫通孔１０及びキャビティ部１１が複数設けられている。このうち各貫通孔１０は、それぞれ、配線基板４０に設けられた各パッド部４１ｂと同じピッチで設けられている。
【００１６】
多層配線部３は、第１配線層１２、第２配線層１３、層間絶縁層１４、ビア電極１５及びパッシベーション層１６を有している。
第１配線層１２は、シリコン基板２上に所定のパターンで設けられ、第２配線層１３は、第１配線層１２の上方に所定のパターンで設けられている。そして、本発明では、特に第１配線層１２は、キャビティ部１１に対応する領域に、キャパシタ部品７が電気的に接続されるパッド部１２ａを有している。パッド部１２ａは、電子部品３０の電源ピン（電源用接続部）及びグランドピン（グランド用接続部）にそれぞれ対応する各第１ＵＢＭ構造８に、第１配線層１２、ビア電極１５、第２配線層１３を介して電気的に接続されていている。従って、このインターポーザ１では、電子部品３０が実装された状態で、パッド部１２ａに接続されたキャパシタ部品７が、これら各部を介して電源ピン及びグランドピンに電気的に接続される。なお、以下の説明では、第１配線層１２のパッド部１２ａ以外の部分を配線部１２ｂと言う。
第１配線層１２及び第２配線層１３の構成材料としては、特に限定されず、Ｃｕ等の導電性金属材料が用いられる。
【００１７】
シリコン基板２と第１配線層１２の間、及び、第１配線層１２と第２配線層１３の間には、各配線間を埋めるように層間絶縁層（絶縁層）１４が設けられている。層間絶縁層１４は、ＳｉＯ２等の絶縁材料よりなり、シリコン基板２、各配線層１２、１３及びビア電極１５を互いに絶縁する。
ここで、シリコン基板２に形成された各貫通孔１０及び各キャビティ部１１は、シリコン基板２と第１配線層１２との間の層間絶縁層１４に亘って連続して形成されており、各貫通孔１０の上端には第１配線層１２の配線部１２ｂの下面が露出し、各キャビティ部１１の上端には第１配線層１２の各パッド部１２ａの下面が露出している。このうちキャビティ部１１の上端に露出する各パッド部１２ａには、各キャビティ部１１内に収容された各キャパシタ部品７が電気的に接続されている。
【００１８】
ビア電極１５は、第１配線層１２と第２配線層１３との間の層間絶縁層１４を厚さ方向に貫通して複数設けられ、第１配線層１２と第２配線層１３とを電気的に接続する。各ビア電極１５の構成材料としては、特に限定されないが、めっきによる金属が低電気抵抗であることから好ましく、Ｃｕが好適である。
【００１９】
パッシベーション層１６は、層間絶縁層１４及び第２配線層１３の上面を覆うように設けられ、第２配線層１３の上面が露出する複数の開口部が、インターポーザ１に実装される電子部品３０の各接続部３１と同じピッチで形成されている。このパッシベーション層１６は、層間絶縁層１４及び第２配線層１３の表面を外的損傷から保護するものである。パッシベーション層１６の構成材料としては、特に限定されず、ポリイミド膜、ＰＳＧ（Phospho-Silicate-Glass）膜、窒化シリコン膜等の半導体分野で用いられるパッシベーション層の材料がいずれも使用可能である。
【００２０】
多層配線部３の表面は、各第１ＵＢＭ構造８の上面の一部を除いて封止樹脂４で覆われている。
封止樹脂４は、多層配線部３を外部環境から保護するものであり、例えばエポキシ系樹脂等が用いられる。ここで、このインターポーザ１では、この封止樹脂４及び各第１ＵＢＭ構造８表面が、電子部品３０の裏面と対峙する電子部品実装面３ａを構成する。
【００２１】
多層配線部３上には、第２配線層１３毎に第１ＵＢＭ構造８が構成されている。
第１ＵＢＭ構造８は、例えば図３の拡大断面図に示すように、パッシベーション層１６の各開口部から露出する第２配線層１３を被覆する下地メッキ８ａと、下地メッキ８ａ上に配設されたＮｉ／Ａｕ等の導体部８ｂと、導体部８ｂを被覆する金属膜８ｃとが、封止樹脂４で被覆されて構成されている。そして、導体部８ｂの上面の一部が金属膜８ｃと封止樹脂４とから外部に露出している。
【００２２】
各第１ＵＢＭ構造８は、外部に露出した導体部８ｂの上面に、半田バンプ３２を介して、インターポーザ１に実装される電子部品３０の各接続部３１が電気的に接続されている。
【００２３】
シリコン基板２の裏面（多層配線部３と反対側の面）と、各貫通孔１０及び各キャビティ部１１のそれぞれの内側面には、図示しない熱酸化膜（ＳｉＯ２膜）及びバリヤ層が全面的に形成されている。そして、これら各層を介して、シリコン基板裏面２ａにはバンプ形成部５が設けられ、各貫通孔１０内には導電体が充填されている。各貫通孔１０内に充填された導電体は、第１配線層１２とバンプ形成部５とを電気的に接続する貫通電極６を構成する。
【００２４】
ここで、熱酸化膜は、シリコン基板２と各貫通電極６、及び、シリコン基板２とバンプ形成部５の各導電膜１８ａとを絶縁する絶縁層として機能する。また、バリヤ層は、各貫通電極６や各導電膜１８ａから、熱酸化膜及びシリコンへＣｕが拡散するのを防止する作用がある。
【００２５】
バンプ形成部５は、導電膜１８ａ、絶縁層１９を有している。
導電膜１８ａは、シリコン基板裏面２ａのバリヤ層上に、各貫通電極６に対応するように複数設けられ、各貫通電極６と電気的に接続している。
また、絶縁層１９は、各導電膜１８ａを覆うように設けられている。絶縁層１９は、ポリイミド等の絶縁材料からなり、各導電膜１８ａを外部環境から保護する作用がある。
【００２６】
このバンプ形成部５は、第２ＵＢＭ構造２０及びバンプ９を有している。
第２ＵＢＭ構造２０は、各導電膜１８ａ上にそれぞれ設けられており、各導電膜１８ａと各バンプ９の双方と密着する。
【００２７】
この第２ＵＢＭ構造２０は、例えば、図４に示すように、金属層２０ａとパッシベーション層２０ｂと絶縁層１９と下地メッキ２０ｃと導体部２０ｄとで構成されている。
金属層２０ａは、導電膜１８ａ上に形成されている。
パッシベーション層２０ｂは、金属層２０ａの上面の一部が露出するように、金属層２０ａと導電膜１８ａとを被覆している。
絶縁層１９は、パッシベーション層２０ｂから露出する金属層２０ａの上面と、この金属層２０ａの上面の周囲を露出させるようにして、パッシベーション層２０ｂを被覆している。
下地メッキ２０ｃは、絶縁層１９から露出した金属層２０ａとパッシベーション層２０ｂと、これら金属層２０ａとパッシベーション層２０ｂの周囲の絶縁層１９を被覆している。
導体部２０ｄは、Ｎｉ／Ａｕ等からなり、下地メッキ２０ｃ上に形成されている。
【００２８】
バンプ９は、はんだ等の低融点金属からなるボール状の導電端子であり、各第２ＵＢＭ構造２０上（例えば導体部２０ｄ上）にそれぞれ設けられている。インターポーザ１は、各バンプ９が配線基板４０の各パッド部４１ｂに接続されることで該配線基板４０に実装される。
【００２９】
そして、本発明のインターポーザ１では、シリコン基板２の各キャビティ部１１内に、それぞれキャパシタ部品７が収容され、このキャパシタ部品７の接続端７ａがキャビティ部１１内に露出するパッド部１２ａに電気的に接続されている。また、本実施形態では、キャパシタ部品７には、接続端７ａと反対側に接続端７ｂが設けられ、この接続端７ｂを配線基板４０のパッド部４１ａに接続し得るように構成されている。
【００３０】
このようなインターポーザ１では、電子部品３０が実装された状態で、各キャパシタ部品７が、多層配線部３の各部を介して電子部品３０の電源ピン及びグランドピンに電気的に接続される。このため、電子部品３０からの電源電流がキャパシタ部品７に通電され、電子部品３０が発生する電源ノイズをキャパシタ部品７に吸収させ低減することができる。これにより、電子部品３０は安定な動作を行うことができる。
【００３１】
また、各キャパシタ部品７は、キャビティ部１１内に搭載されるため、シリコン基板２の裏面２ａに搭載される場合に比べて、電子部品実装面３ａにより近い位置とすることができる。例えば、シリコン基板２上に設けられる各配線層１２、１３同士の間隔は１μｍ以下と非常に狭いため、キャビティ部１１内にキャパシタ部品７を搭載することにより、キャパシタ部品７を、電子部品３０に対して数μｍ以下の位置に配することもできる。これにより、電子部品３０が発生する高周波電源ノイズがキャパシタ部品７によって効率よく抑制され、高周波電源ノイズ耐性を高めることが可能である。
【００３２】
さらに、本実施形態のように、キャパシタ部品７が配線基板４０のパッド部４１ａに接続される接続端７ｂを有する場合には、配線基板４０側の配線を給電経路として利用することができるため、キャビティ部１１を形成しないインターポーザと同等の給電経路を確保することができる。
【００３３】
したがって、本実施形態のインターポーザ１では、十分な給電経路を確保しつつ、キャパシタ部品７を電子部品３０と近付けて搭載することができる。これにより、電子部品３０が発生する電源ノイズを、その周波数に関わらず低減することができ、電子部品３０の動作を安定且つ良好なものとすることが可能である。
【００３４】
次に、本実施形態のインターポーザ１の製造方法について説明する。
図５〜図７は、図１に示すインターポーザの製造方法を工程順に示すものであり、図５は、多層配線部及びキャビティ部の形成工程を示す概略縦断面図、図６は、貫通電極及び導電膜の形成工程を示す概略縦断面図、図７は、完成したインターポーザを示す概略縦断面図である。
【００３５】
［１−１］多層配線部及び封止樹脂形成工程
まず、図５（ａ）に示すようなシリコン基板２を用意する。そして、図５（ｂ）に示すように、このシリコン基板２上に、第１配線層１２及び第２配線層１３、層間絶縁層１４、ビア電極１５を形成する。
各配線層１２、１３及び層間絶縁層１４は、（１）シリコン基板２に形成された絶縁層上に、導電性金属膜を成膜、パターニングすることで配線層を形成する工程と、この配線層を覆うように絶縁層を成膜し、ＣＭＰ（Chemical Mechanical Polishing）技術によって平坦化することで層間絶縁層１４を形成する工程とを繰り返すことで形成してもよく、（２）絶縁層を形成し、パターニングすることで溝を形成する工程と、この絶縁層表面に金属メッキ膜を成膜し、ＣＭＰ技術によって溝内の金属メッキ膜（配線層）のみが残るように平坦化する工程とを繰り返すことで形成してもよい。
【００３６】
ここで、導電性金属膜の形成方法としては、蒸着法、スパッタ法やＣＶＤ法等の気相成膜法、めっき法等が挙げられる。また、絶縁層の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）法やＳＯＧ（スピン・オン・グラス）法等が挙げられる。
導電性金属膜及び絶縁層のパターニングは、例えばフォトリソグラフィ技術とエッチング技術を用いて行うことができる。
【００３７】
ビア電極１５は、エッチングによって層間絶縁層１４にビアを形成した後、ビア内に導電性金属材料を充填することで形成する。
エッチング方法としては、特に限定されないが、アスペクト比の高いビアが形成できることから、イオンエッチング等の異方性ドライエッチング等を用いるのが好ましい。
ビア内に導電性金属材料を充填する方法としては、例えばスパッタ法やＣＶＤ法等の気相成膜法、めっき法、導電ペースト充填法等が挙げられるが、中でもめっき法を用いるのが好ましい。これにより、Ｃｕ等よりなる低抵抗なビア電極を高速で形成することができる。
【００３８】
次に、図５（ｃ）に示すように、パッシベーション層１６、第１ＵＢＭ構造８、封止樹脂４を順次形成する。
パッシベーション層１６は、例えばＣＶＤ法により、層間絶縁層１４及び第２配線層１３を覆うように材料膜を成膜した後、開口部に対応する領域の材料膜を選択的にエッチング除去することによって形成することができる。
また、第１ＵＢＭ構造８は、公知の手段で形成することができる。スパッタ法やＣＶＤ法等の気相成膜法を用い、パッシベーション層１６から露出する第２配線層１３上に、選択的に金属膜を形成することで得ることができる。
封止樹脂４は、例えば樹脂またはその前駆体の溶液を、多層配線部３の表面に塗布し、硬化させた後、開口部に対応する領域の樹脂を選択的に除去することによって形成することができる。
【００３９】
［１−２］キャビティ部及び貫通孔形成工程
次に、図５（ｄ）に示すように、シリコン基板２及び層間絶縁層１４に、キャビティ部１１を形成する。
キャビティ部１１は、シリコン基板２の裏面２ａに、キャビティ部１１に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介して、シリコン基板２の裏面２ａからエッチング加工を行い、パッド部１２ａを露出させることで形成することができる。
エッチング方法としては、比較的広い領域を高速でエッチング加工し得ることからウェットエッチングを用いるのが好ましい。ウェットエッチングに用いるエッチング液としては、水酸化テトラメチルアンモニウムや水酸化カリウム等が挙げられる。
【００４０】
次に、図６（ｅ）に示すように、シリコン基板２に貫通孔１０を形成する。
貫通孔１０は、シリコン基板２の裏面２ａに、貫通孔１０に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介してシリコン基板２の裏面２ａからエッチング加工を行い、第１配線層１２の配線部１２ｂを露出させることで形成することができる。
エッチング方法としては、アスペクト比の高い貫通孔１０が形成できることから、イオンエッチング等の異方性ドライエッチングを用いるのが好ましい。
【００４１】
［１−３］下地層（熱酸化膜、バリヤ層及びシード層）形成工程
次に、図６（ｆ）に示すように、下地層（熱酸化膜、バリヤ層及びシード層）２１を形成する。
まず、シリコン基板２に熱酸化処理を行うことで、シリコン基板の裏面２ａと、キャビティ部及び貫通孔の各内側面に熱酸化膜（ＳｉＯ２膜）を形成する。
そして、この熱酸化膜上に、バリヤ層及びシード層を順次形成する。ここで、シード層は、次工程［１−４］で行う電解めっきに際して、めっき電極として使用するものである。
バリヤ層及びシード層は、例えばスパッタ法やＣＶＤ法等の気相成膜法等によって形成することができる。
【００４２】
[１−４] 貫通電極及びバンプ形成部形成工程
次に、貫通電極６及びバンプ形成部５を形成する。
まず、貫通電極６及び導電膜１８ａを電解めっき法によって形成する。
具体的には、シード層をめっき電極として用い、貫通孔１０内が金属めっき膜で充填されるまで電解めっきを行う。その結果、図６（ｇ）に示すように、貫通孔１０内に円柱状の貫通電極６が形成されるとともに、シリコン基板２の裏面２ａとキャビティ部１１の内側面に金属めっき膜２２が堆積する。
【００４３】
次に、この金属めっき膜２２を所定の形状にパターニングする。これにより、図６（ｈ）に示すように、貫通電極６の下端付近に、該貫通電極６と接続した導電膜１８ａが形成される。
次に、図７に示すように、絶縁層１９、第２ＵＢＭ構造２０、バンプ９を順次形成する。
絶縁層１９は、ＣＶＤ法やＳＯＧ（スピン・オン・グラス）法等によって、導電膜１８ａを覆うように絶縁膜を形成した後、不要な絶縁膜を選択的にエッチング除去することで形成することができる。
また、第２ＵＢＭ構造２０は、前述と同様の方法によって形成することができ、バンプ９は、例えば半田ボールを各第２ＵＢＭ構造２０上に溶着させることで形成することができる。
【００４４】
［１−５］キャパシタ部品搭載工程
最後に、キャパシタ部品７をキャビティ部１１内に収容し、キャパシタ部品７の接続端７ａを第１配線層１２のパッド部１２ａに電気的に接続する。
以上の工程により、図１に示すインターポーザ１が得られる。
【００４５】
次に、本実施形態のインターポーザの他の製造方法について説明する。なお、この製造方法においては、前述の同様の工程についてはその説明を省略する。
図８、図９は、インターポーザの他の製造方法を工程順に示すものであり、図８は、貫通孔及び貫通電極の形成工程を示す概略縦断面図、図９は、キャビティ部及びバンプ形成部の形成工程を示す概略縦断面図である。
［２−１］多層配線部及び封止樹脂形成工程
前記第１実施形態の工程［１−１］と同様に、多層配線部３、第１ＵＢＭ構造８及び封止樹脂４を形成する。
【００４６】
［２−２］貫通孔、貫通電極及びキャビティ部形成工程
次に、図８（ａ）に示すように、シリコン基板２及び層間絶縁層１４の各貫通孔１０に対応する部分に、各貫通孔１０と略同じ外径を有するリング状の細溝２３をそれぞれ形成するとともに、キャビティ部１１に対応する部分に、各キャビティ部１１の外形形状に沿った細溝２４をそれぞれ形成する。
【００４７】
各細溝２３、２４は、シリコン基板２の裏面２ａに、各細溝２３、２４に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介してシリコン基板２の裏面２ａからエッチング加工を行い、第１配線層１２の配線部１２ｂ及びパッド部１２ａを露出させることで形成することができる。
エッチング方法としては、アスペクト比の高い細溝２３、２４が形成できることから、イオンエッチング等の異方性ドライエッチングを用いるのが好ましい。
【００４８】
次に、図８（ｂ）に示すように、シリコン基板２の裏面２ａと各細溝２３、２４内に樹脂を供給し、硬化させることで、シリコン基板２の裏面２ａと各細溝２３、２４内に樹脂膜２５を形成する。
樹脂としては、ＢＣＢ、ポリイミド系樹脂、エポキシ系樹脂等が挙げられる。
次に、シリコン基板裏面２ａの樹脂膜２５上に、リング状の細溝２３の内側（中央部）に対応する領域に開口を有するフォトレジストのマスクを形成する。そして、このマスクを介して、中央部の樹脂膜２５をエッチング除去した後、イオンエッチングによって、中央部のシリコンをエッチング除去する。その結果、図８（ｃ）に示すように、内側面に樹脂膜２５を有する円柱状の貫通孔１０が得られる。
【００４９】
次に、シリコン基板２の裏面２ａ及び貫通孔１０内の樹脂膜２５上に、図示しないバリヤ層及びシード層を順次形成する。バリヤ層及びシード層は前記第１実施形態と同様の方法によって形成することができる。
次に、貫通電極６を電解めっき法によって形成する。
具体的には、シード層をめっき電極として、貫通孔１０内が金属めっき膜で充填されるまで電解めっきを行う。その結果、図８（ｄ）に示すように、貫通孔１０内に円柱状の貫通電極６が形成されるとともに、シリコン基板２の裏面２ａに金属めっき膜２２が堆積する。
【００５０】
次いで、図９（ｅ）に示すように、シリコン基板２の裏面２ａに堆積した金属めっき膜２２を、ＣＭＰ法によって研削除去する。
次に、シリコン基板２の裏面２ａに、キャビティ部１１に対応する領域に開口を有するレジストマスクを形成し、このレジストマスクを介してシリコン基板２の裏面２ａからウェットエッチングを行い、第１配線層１２のパッド部１２ａを露出させる。その結果、図９（ｆ）に示すように、内側面に樹脂膜２５を有するキャビティ部１１が得られる。
【００５１】
［２−３］バンプ形成部形成工程
次に、図９（ｇ）に示すように、シリコン基板２の裏面２ａにバンプ形成部５を形成する。
まず、導電膜１８ａを電解めっき法によって形成する。
具体的には、シリコン基板２の裏面２ａに形成されたシード層をめっき電極として用い、シード層上に金属めっき膜を堆積させた後、所定の形状にパターニングする。これにより、貫通電極６の下端付近に、該貫通電極６と接続した導電膜１８ａが形成される。
【００５２】
次に、絶縁層１９、第２ＵＢＭ構造２０、バンプ９を順次形成する。これら各部は、前記第１実施形態と同様に形成することができる。
以上の工程により、本実施形態のインターポーザ１が得られる。
この製造方法では、貫通電極を形成する工程で、キャビティ部に銅メッキが付着することがない。また、特に、工程［２−２］でキャビティ部１１を形成するために行うウェットエッチングは、エポキシ系樹脂に対してシリコンの選択性が高いため、樹脂膜に沿った形で、シリコンを奥行き方向へ容易にエッチングすることができる。このため、ボッシュプロセスに代表されるようなシリコンのイオンエッチングを用いるのに比べて、良好な形状のキャビティ部１１を形成することができる。
【００５３】
＜第２実施形態＞
次に、本発明のインターポーザの第２実施形態について説明する。
なお、第２実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図１０は、本発明のインターポーザの第２実施形態を示す概略縦断面図である。
第２実施形態のインターポーザ１は、貫通電極６及び導電膜１８ａの形状が異なる以外は、前記第１実施形態と同様の構成されている。
このインターポーザ１では、貫通電極６は、貫通孔１０の内側面から所定の厚さで堆積したリング状をなしており、導電膜１８ａは、シリコン基板裏面２ａの貫通電極６の下端部付近に該貫通電極６と連続して設けられている。
【００５４】
この第２実施形態においても、前記第１実施形態と同様の効果を得ることができる。
また、第２実施形態では、特に貫通電極６がリング状であるため、貫通孔１０内に充填された電極であるのに比べて、貫通電極６を形成するのに要するめっき膜の堆積時間を短縮することが可能である。これにより、インターポーザ１の製造効率の向上を図ることができるという効果が得られる。
【００５５】
＜第３実施形態＞
次に、本発明のインターポーザの第３実施形態について説明する。
なお、第３実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図１１は、本発明のインターポーザの第３実施形態を示す概略縦断面図である。
第３実施形態のインターポーザ１は、多層配線部３が、第１配線層１２〜第６配線層２９の６層の配線層を有しており、電子部品３０が実装された状態で、各配線層１２、１３、２６、２７、２８、２９が、電子部品３０のグランドピンまたは電源ピンに交互に接続されるように構成されている以外は、前記第１実施形態と同様の構成されている。
【００５６】
この第３実施形態においても、前記第１実施形態と同様の効果を得ることができる。
また、第３実施形態では、特にグランドピンに接続される配線層（第１配線層１２、第３配線層２６、第５配線層２８）がグランド層として機能するとともに、電源ピンに接続される配線層（第２配線層１３、第４配線層２７、第６配線層２９）が電源層として機能し、グランド層−層間絶縁層−電源層の各ユニットが、それぞれキャパシタとして働く。このため、電子部品３０の電源ノイズをより効果的に低減できるという効果が得られる。
【００５７】
＜第４実施形態＞
次に、本発明のインターポーザの第４実施形態について説明する。
なお、第４実施形態においては、前記第３実施形態と同様の構成についてはその説明を省略する。
図１２は、本発明のインターポーザの第４実施形態を示す概略縦断面図である。
第４実施形態のインターポーザ１は、シリコン基板２に複数のトランジスタ３３が形成されており、電子部品３０が実装された状態で、各トランジスタ３３のゲート電極が電子部品３０の電源ピンに、ソース電極及びドレイン電極が電子部品３０のグランドピンに電気的に接続されるように、各電極が配線部１２ｂに接続されている以外は、前記第３実施形態と同様の構成されている。
【００５８】
この第４実施形態においても、前記第３実施形態と同様の効果を得ることができる。
また、第３実施形態では特に、シリコン基板２に複数のトランジスタ３３が形成されており、電子部品３０が実装された状態で、各トランジスタ３３のゲート電極が電子部品３０の電源ピンに、ソース電極及びドレイン電極が電子部品３０のグランドピンに電気的に接続されるように、各電極が配線部１２ｂに接続されていることにより、ゲート容量がキャパシタとして機能する。このため、電子部品３０の電源ノイズをさらに効果的に低減できるという効果が得られる。
【００５９】
＜半導体装置＞
次に、本発明のインターポーザを適用した半導体装置（本発明の半導体装置）について説明する。
図１３は、本発明の半導体装置の実施形態を示す概略縦断面図である。
図１３に示す半導体装置５０は、インターポーザ１と、該インターポーザ１に実装された電子部品（実装用電子部品）３０と、該インターポーザ１が実装されたビルドアップ基板（配線基板）４０とを有している。
【００６０】
インターポーザ１は、前述したようなインターポーザ１によって構成されている。
電子部品３０は、その裏面に複数の接続部３１を有しており、各接続部３１がインターポーザ１の各第１ＵＢＭ構造８に接続されることでインターポーザ１に実装されている。
このように電子部品３０が実装されたインターポーザ１では、キャビティ部１１内に搭載されたキャパシタ部品７が、多層配線部３の各部を介して電子部品３０のグランドピン及び電源ピンに電気的に接続される。
【００６１】
配線基板４０は、基板４２と、基板４２の両側に設けられた多層配線部４３を有している。各多層配線部４３は、それぞれ３層の配線層４４、４５、４６を有しており、その一方の多層配線部４３の表面には、各配線層４４、４５、４６に電気的に接続された複数のパッド部４１ｂ及びパッド部４１ａが設けられ、他方の多層配線部４３の表面には、各配線層４４、４５、４６に電気的に接続された複数のバンプ４７が設けられている。
【００６２】
そして、インターポーザ１は、各バンプ９が配線基板４０の各パッド部４１ｂに接続されるとともに、キャパシタ部品７の接続端７ｂが配線基板４０の各パッド部４１ａに接続されることで配線基板４０に実装されている。
【００６３】
このような半導体装置５０では、電子部品３０が発生する電源ノイズが、その周波数に関わらず、インターポーザ１に搭載されたキャパシタ部品７によって効果的に低減する。また、キャパシタ部品７の接続端７ｂが配線基板４０のパッド部４１ａに電気的に接続されていることにより、配線基板４０の各配線層が給電経路として利用され、十分な給電を確保することができる。このため、この半導体装置５０は、安定且つ良好な動作を得ることができる。
【００６４】
以上、本発明のインターポーザ及びこれを備えた半導体装置について説明したが、前記インターポーザ及び半導体装置を構成する各部は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
例えば、前記各実施形態では、インターポーザのキャビティ部内に搭載される搭載用電子部品としてキャパシタ部品を用いているが、搭載用電子部品はこれに限るものではない。例えば、搭載用電子部品して抵抗部品を用いた場合には、抵抗部品が実装用電子部品の近くの位置に配されることにより、直列終端回路における伝送特性が向上という効果が得られる。
【００６５】
また、前記実施形態では、半導体装置に適用されるインターポーザとして第１実施形態のものを用いているが、半導体装置に適用されるインターポーザは、第２実施形態〜第４実施形態のインターポーザであっても構わない。さらに、配線基板も、ビルドアップ基板に限るものではなく、セラミック基板等、この他の配線基板であっても良い。
【符号の説明】
【００６６】
１…インターポーザ、２…シリコン基板、３…多層配線部、３ａ…電子部品実装面、４…封止樹脂、５…バンプ形成部、６…貫通電極、７…キャパシタ部品（搭載用電子部品）、８…第１ＵＢＭ構造、９…バンプ、１０…貫通孔、１１…キャビティ部、１２…第１配線層、１３…第２配線層、１４…層間絶縁層、１５…ビア電極、１６…パッシベーション層、１８ａ…導電膜、１９…絶縁層、２０…第２ＵＢＭ構造、３０…電子部品（実装用電子部品）、３１…接続ピン（接続部）、４０…配線基板、４１ａ…パッド部、４１ｂ…第１ＵＢＭ構造
【特許請求の範囲】
【請求項１】
複数の貫通電極を有する基板と、
該基板上に設けられ、前記各貫通電極と電気的に接続された配線層及び該配線層を覆う絶縁層とを有する配線部と、
該配線部の前記基板と反対側に設けられ、前記配線層と電気的に接続された複数の第１ＵＢＭ構造と、
前記基板の前記配線部と反対側に設けられ、第２ＵＢＭ構造を介して前記各貫通電極と電気的に接続された複数のバンプを有し、
前記各第１ＵＢＭ構造に実装用電子部品の接続部が接続されることで該実装用電子部品が実装され、前記各バンプが配線基板の電極パッドに接続されることで該配線基板に実装されるインターポーザであって、
前記基板の前記配線部と反対側の面に開口し、その底部に前記配線層が露出するキャビティ部が設けられ、
前記配線層は、前記キャビティ部の底部に露出する部分に、搭載用電子部品が電気的に接続されるパッド部を有することを特徴とするインターポーザ。
【請求項２】
前記搭載用電子部品を有し、
前記搭載用電子部品は、前記キャビティ部内に収容され、その接続端が前記配線層の前記パッド部に電気的に接続されていることを特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記搭載用電子部品は、キャパシタ部品及び抵抗部品のうち少なくとも一方であることを特徴とする請求項１または請求項２に記載のインターポーザ。
【請求項４】
前記搭載用電子部品は、前記配線基板の前記電極パッドに接続される接続端を有することを特徴とする請求項３に記載のインターポーザ。
【請求項５】
前記配線部は、前記絶縁層を介して積層された複数の配線層を有し、
前記各配線層が、前記第１ＵＢＭ構造に前記実装用電子部品の前記各接続部が接続された状態で、前記実装用電子部品の電源用接続部及びグランド用接続部に交互に電気的に接続されるように構成されていることを特徴とする請求項１から請求項４のうちいずれか一項に記載のインターポーザ。
【請求項６】
前記基板は、シリコン基板であることを特徴とする請求項１から請求項５のうちいずれか一項に記載のインターポーザ。
【請求項７】
前記基板にトランジスタが設けられ、
前記トランジスタが、前記第１ＵＢＭ構造に前記実装用電子部品の前記各接続部が接続された状態で、そのゲート電極が前記実装用電子部品の電源用接続部に電気的に接続され、そのソース電極及びドレイン電極が前記実装用電子部品のグランド用接続部にそれぞれ電気的に接続されるように構成されていることを特徴とする請求項６に記載のインターポーザ。
【請求項８】
請求項１から請求項７のうちいずれか一項に記載のインターポーザと、
複数の接続部を有し、前記各接続部が前記インターポーザの前記各第１ＵＢＭ構造に接続されることで前記インターポーザに実装された電子部品と、
複数の電極パッドを有し、前記インターポーザの前記各バンプが前記各電極パッドに接続されることで前記インターポーザが実装された配線基板とを有することを特徴とする半導体装置。
【請求項９】
前記インターポーザは、前記キャビティ部内に収容され、前記配線層の前記パッド部に接続された前記搭載用電子部品を有し、
前記搭載用電子部品が、前記配線基板の電極パッドに接続されていることを特徴とする請求項８に記載のインターポーザ。
【請求項１】
複数の貫通電極を有する基板と、
該基板上に設けられ、前記各貫通電極と電気的に接続された配線層及び該配線層を覆う絶縁層とを有する配線部と、
該配線部の前記基板と反対側に設けられ、前記配線層と電気的に接続された複数の第１ＵＢＭ構造と、
前記基板の前記配線部と反対側に設けられ、第２ＵＢＭ構造を介して前記各貫通電極と電気的に接続された複数のバンプを有し、
前記各第１ＵＢＭ構造に実装用電子部品の接続部が接続されることで該実装用電子部品が実装され、前記各バンプが配線基板の電極パッドに接続されることで該配線基板に実装されるインターポーザであって、
前記基板の前記配線部と反対側の面に開口し、その底部に前記配線層が露出するキャビティ部が設けられ、
前記配線層は、前記キャビティ部の底部に露出する部分に、搭載用電子部品が電気的に接続されるパッド部を有することを特徴とするインターポーザ。
【請求項２】
前記搭載用電子部品を有し、
前記搭載用電子部品は、前記キャビティ部内に収容され、その接続端が前記配線層の前記パッド部に電気的に接続されていることを特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記搭載用電子部品は、キャパシタ部品及び抵抗部品のうち少なくとも一方であることを特徴とする請求項１または請求項２に記載のインターポーザ。
【請求項４】
前記搭載用電子部品は、前記配線基板の前記電極パッドに接続される接続端を有することを特徴とする請求項３に記載のインターポーザ。
【請求項５】
前記配線部は、前記絶縁層を介して積層された複数の配線層を有し、
前記各配線層が、前記第１ＵＢＭ構造に前記実装用電子部品の前記各接続部が接続された状態で、前記実装用電子部品の電源用接続部及びグランド用接続部に交互に電気的に接続されるように構成されていることを特徴とする請求項１から請求項４のうちいずれか一項に記載のインターポーザ。
【請求項６】
前記基板は、シリコン基板であることを特徴とする請求項１から請求項５のうちいずれか一項に記載のインターポーザ。
【請求項７】
前記基板にトランジスタが設けられ、
前記トランジスタが、前記第１ＵＢＭ構造に前記実装用電子部品の前記各接続部が接続された状態で、そのゲート電極が前記実装用電子部品の電源用接続部に電気的に接続され、そのソース電極及びドレイン電極が前記実装用電子部品のグランド用接続部にそれぞれ電気的に接続されるように構成されていることを特徴とする請求項６に記載のインターポーザ。
【請求項８】
請求項１から請求項７のうちいずれか一項に記載のインターポーザと、
複数の接続部を有し、前記各接続部が前記インターポーザの前記各第１ＵＢＭ構造に接続されることで前記インターポーザに実装された電子部品と、
複数の電極パッドを有し、前記インターポーザの前記各バンプが前記各電極パッドに接続されることで前記インターポーザが実装された配線基板とを有することを特徴とする半導体装置。
【請求項９】
前記インターポーザは、前記キャビティ部内に収容され、前記配線層の前記パッド部に接続された前記搭載用電子部品を有し、
前記搭載用電子部品が、前記配線基板の電極パッドに接続されていることを特徴とする請求項８に記載のインターポーザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１１９６０１（Ｐ２０１２−１１９６０１Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２７００７９（Ｐ２０１０−２７００７９）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
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