シフトレジスタ及びこれを用いたゲート駆動回路
【課題】既存構造に比べて構成要素を減少させつつ、動作信頼性を向上させる。
【解決手段】複数のシフトレジスタの夫々が、該シフトレジスタの前段または後段のシフトレジスタの出力信号によって方向入力信号を第1のノードに出力する入力部と、第2のクロック信号によって制御され、第1のノードに接続されて第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、第1のノードと接続され第1のクロック信号に同期して第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、第1のノードを第2のクロック信号によって周期的にリセットするリセット部とを備える。
【解決手段】複数のシフトレジスタの夫々が、該シフトレジスタの前段または後段のシフトレジスタの出力信号によって方向入力信号を第1のノードに出力する入力部と、第2のクロック信号によって制御され、第1のノードに接続されて第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、第1のノードと接続され第1のクロック信号に同期して第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、第1のノードを第2のクロック信号によって周期的にリセットするリセット部とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関し、より詳細には、表示装置の画面が上下反転する場合に対応してスキャン方向を調整可能なシフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関する。
【背景技術】
【0002】
近年、携帯用端末機に適用される表示装置は、ユーザの意図によって表示画面の位置、すなわち、上下左右が反転されて表示されなければならない場合がある。このような場合、表示装置のゲート駆動回路は、スキャン方向を変更して出力するように設計される必要性がある。
【0003】
従来のシフトレジスタは、特許文献1に例示されたように、複数の薄膜トランジスタを備えている。
図1は、従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したゲート駆動回路のブロック図である。図2は、図1においてブロックで示した従来のシフトレジスタの一例をみせる図である。
図2に示すように、従来のシフトレジスタは、シフトするための入力信号を受信する入力部10と、出力端のオフ特性を良くするためのインバータ部20と、リセット部30と、ゲートラインにスキャン入力信号を出力するための出力部40とを備える。
【0004】
しかし、従来のシフトレジスタの場合、インバータ部20を構成するTFT(T5)がバイアス電圧Vbiasによって常にターンオン(Turn on)状態を維持し、TFT(T9)のソース(Source)側の電圧は、LVGLの電圧であるため、TFT(T9)は、VGLとLVGLとの電圧差(VGL−LVGL)のバイアスを受ける。これにより、TFT(T9)がターンオンされてもXノードがLVGLの電圧まで完全に下がることができず、オフ(off)時にもXノードがバイアス電圧Vbiasまで上がることができないため、Xノードが完全に反転されない。
【0005】
したがって、従来のインバータ部20は、不足したTFT駆動能力を補い信頼性を確保するために、TFT(T5、T9)に2個のTFT(T6、T8)をさらに備える。したがって、従来のインバータは、全て4個のTFTで構成され、LVGL信号を追加して信頼性を向上させていた。
このように、従来のシフトレジスタは、オフ特性を良くするために複数の薄膜トランジスタ及び追加的なレベルの信号ラインが必要となる。
これは、パネルのデッドスペース(dead space)が広くなる問題点と、駆動ICを修正しなければならない問題点がある。
【0006】
さらに、近年、ゲート駆動回路のシフトレジスタは、ゲートラインに信号を印加する順序を表示画面の回転によって変更させる機能が追加されている。このために、図1及び図2に示すように、従来のシフトレジスタは、4個の薄膜トランジスタTb、Tbr、Tf、Tfrで構成されたスキャン方向調整部50を必要とする。
このように、ゲートラインに信号を印加する順序を変更するために、トランジスタの個数が増加するにつれて、従来のシフトレジスタは、前述した問題点がさらに顕著となる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】韓国登録特許第10−1020627号公報
【特許文献2】韓国公開特許第10−2007−0037793号公報
【特許文献3】韓国登録特許第10−0698239号公報
【特許文献4】特許第4391107号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、既存構造に比べてより少ない構成要素を有しても、優れた動作信頼性を有するようにしたシフトレジスタ及びゲート駆動回路を提供することにある。
本発明の他の目的は、前記目的のシフトレジスタを採用し、既存構造の入力部を改善して両方向スキャンが可能なようにするシフトレジスタ及びこれを採用したゲート駆動回路を提供することにある。
【課題を解決するための手段】
【0009】
そこで、上記の目的を達成するための本発明の好ましい実施態様によるゲート駆動回路は、表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、複数のシフトレジスタのそれぞれは、該シフトレジスタの前段または後段のシフトレジスタの出力信号によって方向入力信号を第1のノードに出力する入力部と、第2のクロック信号によって制御され、第1のノードに接続されて、第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、第1のノードと接続され、第1のクロック信号に同期して第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、第1のノードを第2のクロック信号によって周期的にリセットするリセット部とを備える。
【0010】
また、上記の目的を達成するための他の好ましい実施態様によるシフトレジスタは、ゲートが前段または後段のシフトレジスタの出力端に接続され、ドレインが方向入力信号を受信し、ソースが第1のノードに接続された第1のスイッチング素子と、ゲートが後段または前段のシフトレジスタの出力端に接続され、ドレインが方向入力信号を受信し、ソースが第1のノードに接続された第2のスイッチング素子と、ゲートが第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが第1のノードに接続された第3のスイッチング素子と、ゲートが第2のノードに接続され、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第4のスイッチング素子と、ゲートが第3のスイッチング素子のゲート及び第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続された第5のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第2のノードに接続された第6のスイッチング素子と、ゲートが第1のノードに接続され、ドレインが第2のノード及び第6のスイッチング素子のソースに接続され、ソースが基底電圧端に接続された第7のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第8のスイッチング素子とを備える。
【0011】
また、上記の目的を達成するためのさらに他の好ましい実施態様によるゲート駆動回路は、表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、複数のシフトレジスタのそれぞれは、該シフトレジスタの前段のシフトレジスタからの出力信号を受信して第1のノードに出力する入力部と、第1のノードに接続され、第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、第1のノードと接続され、第1のクロック信号に同期して第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部で構成される出力部と、第1のノードを周期的にリセットするリセット部とを備える。好ましくは、インバータ部とリセット部とを第2のクロック信号で制御する。
【0012】
また、複数のシフトレジスタのうち、最初または最後のシフトレジスタの入力部に入力される信号はパルス状の入力開始信号(STV)である。
【0013】
また、上記の目的を達成するためのさらに他の好ましい実施態様によるシフトレジスタは、ゲート及びドレインが前段のシフトレジスタの出力端に共に接続され、ソースが第1のノードに接続された第1のスイッチング素子と、ゲートが前記第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが第1のノードに接続された第2のスイッチング素子と、ゲートが第2のノードに接続され、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第3のスイッチング素子と、ゲートが第3のスイッチング素子のゲート及び第2のノードに接続され、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第4のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第2のノードに接続された第5のスイッチング素子と、ゲートが第1のノードに接続され、ドレインが第2のノード及び第5のスイッチング素子のソースに接続され、ソースが基底電圧端に接続された第6のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第7のスイッチング素子とを備える。
【発明の効果】
【0014】
このような構成の本発明によれば、シフトレジスタのリセットTFTに次の端の出力波形でないクロック信号が印加されることにより、出力の負荷を減らすことができる。また、4H毎にPノードをリセットさせることにより、オフ特性を良くすることができる。
【0015】
クロック信号でリセットさせるので、リセットを担当していた従来のTFTを除去することができる。
クロック信号でリセットさせることができるので、最後の端のリセットのためのシューイサイドダミー(Suicide dummy)端が必要でないので除去することができる。これにより、パネルデザイン時、従来に比べて空間をより余裕のあるように使用することができる。
【図面の簡単な説明】
【0016】
【図1】従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したブロック図である。
【図2】従来のシフトレジスタの一例を見せる詳細回路図である。
【図3】本発明に係るシフトレジスタが採用されたゲート駆動回路のブロック図である。
【図4】図3においてブロックで示した本発明に係るシフトレジスタの詳細回路図である。
【図5】図5(a)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がシングルタイプで設置された場合の正方向タイミング図であり、図5(b)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がシングルタイプで設置された場合の逆方向タイミング図である。
【図6】図6(a)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の正方向タイミング図であり、図6(b)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の逆方向タイミング図である。
【図7】本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のブロック図である。
【図8】本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のブロック図である。
【図9】本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
【図10】本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
【図11】本発明の他のシフトレジスタの回路図である。
【発明を実施するための形態】
【0017】
本発明のシフトレジスタ及びゲート駆動回路は、表示パネル上に形成されることができ、表示領域と非表示領域とに分けられた表示パネルの非表示領域上に形成される。
本発明のシフトレジスタを採用したゲート駆動回路が表示パネルの両側の非表示領域に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動する場合をデュアルタイプといい、前記ゲート駆動回路が表示パネルの一側の非表示領域に配置されて、前記それぞれのゲートラインを駆動する場合をシングルタイプという。
以下、添付された図面を参照して本発明のシフトレジスタについて説明すれば、次のとおりである。
【0018】
図3は、複数個のシフトレジスタが採用されたゲート駆動回路のブロック図である。
図3の場合、ゲート駆動回路が表示パネル上の左右両側に配置され、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプを示す。
いずれか一方のゲート駆動回路が1、3、5、・・・の順に奇数ゲートラインを駆動させれば、他の一方は2、4、6、・・・の偶数ゲートラインを駆動させるようになる。図3は、2つのゲート駆動回路のうち、奇数ライン駆動のためのゲート駆動回路の構成を示す。
【0019】
図3に示すように、ゲート駆動回路は、1つのシフトレジスタを単位素子とする。図3のゲート駆動回路は、映像信号をスキャンするために、複数個の単位素子を順次相互接続させた構造である。1つのシフトレジスタ毎に2つのクロック信号を用いる。例えば、奇数番目のシフトレジスタはクロック信号CLK1を出力として用い、クロック信号CLK2をリセットとして用いる。偶数番目のシフトレジスタはクロック信号CLK3を出力として用い、クロック信号CLK4をリセットとして用いる。また、それぞれのシフトレジスタには前段または後段のシフトレジスタの出力信号または入力開示信号(STV)により活性化される正方向入力信号FW及び前段または後段のシフトレジスタの出力信号または入力開示信号(STV)により活性化される逆方向入力信号BWが印加される。
【0020】
図3に示すように、本発明のゲート駆動回路は、クロック信号でリセットさせるので、リセットを担当していた従来のTFTを除去することができる。図3のゲート駆動回路は、クロック信号でリセットさせることができるので、図1のような最後の端のリセットのためのシューイサイドダミー端(Suicide dummy端)が必要でないので、これを除去することができる。これにより、従来に比べてパネルデザインの際、空間をより余裕のあるように使用することができる。
図4は、本発明に係るシフトレジスタの回路図である。図4(a)は、正方向駆動の場合を示し、図4(b)は、逆方向駆動の場合を示す。
【0021】
本発明のシフトレジスタは、両方向駆動、すなわち、配列されたシフトレジスタの正方向または逆方向に順次駆動を行う。シフトレジスタは、入力部60、インバータ部20、リセット部30、及び出力部40を備える。
入力部60は、前段シフトレジスタの出力信号または後段シフトレジスタの出力信号によってゲートハイ電圧(VGH)を有する正方向FWまたはゲートロー電圧(VGL)を有する逆方向BW入力信号を受信する。入力部60は、その出力信号を出力端N_Goutに接続されたPノード(ブートストラップノードともする)に伝達する。このような入力部60を従来の構造(図1参照)と比較してみると、本発明は、従来技術において方向制御のために追加される4個のTFTを除去し、入力部を修正して1個のTFTのみを追加する構造である。これにより、本発明の回路構成がより簡便になる。
【0022】
一方、ゲート駆動回路が表示パネル上の左右両側に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプの場合、前段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N−2番目の出力信号N−2_Goutとなる。そして、後段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N+2番目の出力信号N+2_Goutとなる。前記デュアルタイプと異なり、ゲート駆動回路が表示パネル上のいずれか一方のみに配置されたシングルタイプの場合、前段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N−1番目の出力信号N−1_Goutとなる。そして、後段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N+1番目の出力信号N+1_Goutとなる。
【0023】
入力部60は、TFT(T1、T10)を備える。TFT(T1)のゲートは、前段のシフトレジスタの出力端に接続され、ドレインは、方向入力信号(例えば、正方向駆動の場合に正方向入力信号FW)を受信し、ソースは、Pノードに接続される。TFT(T10)のゲートは、後段のシフトレジスタの出力端に接続され、ドレインは、方向入力信号(例えば、正方向駆動の場合に逆方向入力信号BW)を受信し、ソースは、Pノードに接続される。
このような入力部60は、スキャン方向によってそれぞれのトランジスタ(T1、T10)のドレインに印加される信号が正方向入力信号FWまたは逆方向入力信号BWに変更される。
【0024】
インバータ部20はPノードに接続される。インバータ部20は、第2のクロック信号CLK2、4によって駆動され、Pノードの信号に対する反転信号を発生させてXノードに出力する。
インバータ部20は、TFT(T5、T9)を備える。TFT(T5)は、ゲートが第2のクロック信号CLK2、4を受信し、ドレインがバイアス電圧Vbiasを受信し、ソースがXノード及びTFT(T9)のドレインに接続される。TFT(T9)は、ゲートがPノードに接続され、ドレインがXノード及びTFT(T5)のソースに接続され、ソースが基底電圧VGL端に接続される。
【0025】
従来のインバータ部は、オフ特性を良くするために、4個のTFTを使用し、VGL信号の他に、LVGL信号を必要とした。しかし、前述したように、本発明におけるインバータ部20は、TFT(T5)の駆動信号をクロック信号で制御することにより、2個のTFTでも所望の特性実現が可能であり、LVGL信号は必要ないので、従来に比べて非常に有用な構成であることが分かる。
【0026】
リセット部30は、第2のクロック信号CLK2、4によってPノードを周期的にリセットする。
リセット部30は、TFT(T7)を備える。TFT(T7)は、ゲートが第2のクロック信号CLK2、4を受信し、ドレインがPノードに接続され、ソースが基底電圧端VGLに接続される。
【0027】
出力部40は、Pノード及びXノードに接続される。出力部40は、第1のクロック信号CLK1、3に同期してPノードの信号をプルアップ出力信号に出力するプルアップ部と、Xノードの信号によってプルダウン出力信号を出力するプルダウン部とで構成される。
【0028】
プルアップ部は、TFT(T3)を備える。TFT(T3)は、ゲートがPノードに接続され、ドレインが第1のクロック信号CLK1、3を受信し、ソースがPノードに接続された出力端N_Goutに接続される。
【0029】
プルダウン部は、TFT(T2、T4)を備える。TFT(T2)は、ゲートがXノードに接続され、ドレインがPノードに接続され、ソースが基底電圧端VGLに接続される。TFT(T4)は、ゲートがTFT(T2)のゲートと接続されるとともに、Xノードに接続され、ドレインが出力端N_Goutに接続され、ソースが基底電圧端VGLに接続される。一方、TFT(T2、T4)は、プルアップ出力信号が当該ゲートラインに出力された後、Pノード及び出力端N_Goutの電圧状態を持続的に基底電圧VGL状態に維持させる安定化素子ともいえる。
【0030】
キャパシタC1は、ブースティングのための目的と、出力端N_Goutでの出力信号のオフレベル特性を安定化させる。キャパシタC1は、TFT(T3)のゲートとソースとの間に接続される。
図4において、CLK1は、CLK2に比べて1Hの分だけ先行した信号であり、CLK2は、CLK3に比べて1Hの分だけ先行した信号であり、CLK3は、CLK4に比べて1Hの分だけ先行した信号である。ここで、1Hは、クロック信号のパルス幅をいい、これは、1フレームタイム(1/周波数)/ゲートライン数で計算される。
【0031】
したがって、それぞれのクロック信号は、4H周期毎にハイレベルでスイング(swing)することにより、4H毎にXノードの電位はTFT(T5)を介して上昇する。これにより、1フレームの時間の間、Xノードが従来のハイレベルより高いハイレベルに維持され得るようになる。これは、Xノードをハイ電圧に維持することが従来よりは正確になるということを意味する。また、4H毎に1回ずつ、TFT(T7)を介してPノードがリセットされるので、シフトレジスタの安定化に有利となる。
このように構成された本発明に係るシフトレジスタの動作について説明すれば、次のとおりである。
【0032】
正方向駆動の場合、入力部60のTFT(T1)のゲートにはN−2番目のシフトレジスタの出力信号が印加され、TFT(T1)のドレインにはVGHの正方向入力信号FWが印加される。このとき、入力部60のTFT(T10)のゲートにはN+2番目のシフトレジスタの出力信号が印加され、TFT(T10)のドレインにはVGLの逆方向入力信号BWが印加される。
【0033】
逆方向駆動の場合には前記と反対である。すなわち、入力部60のTFT(T10)のゲートにはN+2番目シフトレジスタの出力信号が印加され、TFT(T10)のドレインにはVGHの正方向入力信号FWが印加される。このとき、入力部60のTFT(T1)のゲートにはN−2シフトレジスタの出力が印加され、TFT(T1)のドレインにはVGLの逆方向入力信号BWが印加される。
【0034】
それにより、正方向駆動であるときには、TFT(T1)が入力TFTとして動作し、TFT(T10)はTFT(T7)と別途に追加的なリセットTFTとして動作する。逆方向駆動であるときには、TFT(T10)が入力TFTとして動作し、TFT(T1)はリセットTFTとして動作する。これにより、駆動方向によってPノードはVGH電圧からTFT(T1またはT10)のしきい電圧を引いただけの電位VGH−aとなる。キャパシタC1は充電される。TFT(T9)がターンオン状態になって、Xノードの電圧はVGLレベルになり、TFT(T2、T4)はXノードがローレベルであるため、ターンオフ状態になる。その状態で、Pノードは電圧を維持してフローティング(floating)状態を維持する。
【0035】
そこで、TFT(T3)はターンオンされ、Pノードと同じ時間の間、同じ状態を維持しつつ、クロック信号(CLK1またはCLK3)を出力信号N_Goutとして出力するようになる。
その後、ハイレベルのクロック信号(CLK2またはCLK4)がTFT(T7、T5)に印加されれば、そのTFT(T7、T5)はターンオンされる。TFT(T5)のターンオンによってXノードはハイレベルVbiasになる。TFT(T7)のターンオンによってPノードはVGLレベルに下がるようになる。
【0036】
Xノードがハイレベルになると、TFT(T2、T4)はターンオンされ、Pノードと出力信号N_Goutとはローレベルを維持するようになる。
上記で説明された本発明に係るシフトレジスタの動作を図5(a)、図5(b)、図6(a)、図6(b)のタイミング図及び図7と図8のブロック図によってさらに詳細に説明する。
【0037】
図5(a)は、本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの一面に設置されたシングルタイプに対する正方向タイミング図である。図5(b)は、本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの一面に設置されたシングルタイプに対する逆方向タイミング図である。
シングルタイプの場合、図7に示すように、表示パネルの一側に4個のクロック信号が必要である。
【0038】
奇数番目のシフトレジスタは、クロック信号CLK1、CLK3を出力信号として、クロック信号CLK2、CLK4をリセット信号として用い、偶数番目のシフトレジスタは、クロック信号CLK2、CLK4を出力信号として、クロック信号CLK3、CLK1をリセット信号として用いる。したがって、シングルタイプの場合、両方向駆動のために、4個の信号で駆動できるようになる。
【0039】
正方向駆動の場合、図5(a)のように、STV(開始信号)以後に順次入力されるクロック信号CLK1、2、3、4に基づいて最初のゲートラインから最後のゲートラインへの順に出力信号Gout1、2、3、4を出力する。
逆方向駆動の場合、図5(b)のように、STV(開始信号)以後にクロック信号CLK4を先にしてクロック信号CLK3、2、1を順に受信する。それにより、ゲート駆動回路は、最後のゲートラインから最初のゲートラインへの順に出力信号Gout800、799、798、797を出力する。
【0040】
図6(a)は、図4のシフトレジスタが採用されたゲート駆動回路が表示パネルの両面に各々設置されたデュアルタイプに対する正方向タイミング図である。図6(b)は、図4のシフトレジスタが採用されたゲート駆動回路が表示パネルの両面に各々設置されたデュアルタイプに対する逆方向タイミング図である。
デュアルタイプの場合、図8に示すように、表示パネルの両側に各々4個のクロック信号が必要である。すなわち、クロックを用いて反転(inverting)及びリセット(reset)をする場合、両方向駆動を実現するためには、互いに重ならないクロック信号CLKが奇数番目及び偶数番目のシフトレジスタに各々4個ずつ必要である。例えば、デュアルタイプの場合、表示パネルの左側面のシフトレジスタは、クロック信号CLKO1、CLKO3を出力信号として用い、クロック信号CLKO2、CLKO4をリセット信号として用いる。一方、表示パネルの右側面のシフトレジスタは、クロック信号CLKE2、CLKE4を出力信号として用い、クロック信号CLK3、CLK1をリセット信号として用いる。
【0041】
したがって、パネルの両側に形成されるそれぞれのシフトレジスタは、1H以上の周期差がある4個のクロック信号を用いてこそ、入力とリセットタイミングが重ならないようになる。すなわち、デュアルタイプの場合、正方向または逆方向駆動時、クロックの順序が駆動上に影響を及ぼすため、パネルの両側に形成されたそれぞれのシフトレジスタは、各々4個のクロック信号が必要となる。
【0042】
図9は、図4のシフトレジスタが採用されたシングルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
図10は、図4のシフトレジスタが採用されたデュアルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
【0043】
図9において、Aはシングルタイプのゲート駆動回路をほぼ60℃及び湿度90%程度の高温でスパイス(spice)シミュレーションした結果である。Bはシングルタイプのゲート駆動回路を常温(例えば、ほぼ25℃〜27℃程度)でスパイスシミュレーションした結果である。Cはシングルタイプのゲート駆動回路をほぼ−20℃の低温でスパイスシミュレーションした結果である。
【0044】
図10において、Aはデュアルタイプのゲート駆動回路をほぼ60℃及び湿度90%程度の高温でスパイスシミュレーションした結果である。Bはデュアルタイプのゲート駆動回路を常温(例えば、ほぼ25℃〜27℃程度)でスパイスシミュレーションした結果である。Cはデュアルタイプのゲート駆動回路をほぼ−20℃の低温でスパイスシミュレーションした結果である。
【0045】
図9及び図10に示すように、それぞれの場合においてPノード及びXノードでの信号波形が正常であることが分かり、ゲート出力波形も安定的に出てきていることが確認できる。
図11は、本発明に係るシフトレジスタの変形実施形態の回路図である。
本発明の変形実施形態のシフトレジスタによれば、図4の本発明に係るシフトレジスタに備えられた両方向入力信号入力部を備えない。すなわち、変形実施形態は、単方向駆動、例えば、指定された一方向(正方向または逆方向)のみへの順次駆動を行う。変形実施形態のシフトレジスタは、入力部10、インバータ部20、リセット部30、及び出力部40を備える。
【0046】
入力部10は、単方向の駆動のために、前段のシフトレジスタの出力信号(例えば、N−2番目の出力N−2 Gout)または開示信号(STV)を受信してPノード(ブートストラップノードともする)に伝達する。
入力部10は、TFT(T1)を備える。TFT(T1)のゲート及びドレインは、前段のシフトレジスタの出力端に共に接続される。TFT(T1)のソースはPノードに接続される。
【0047】
図11におけるインバータ部20、リセット部30、及び出力部40は、図4において説明したインバータ部20、リセット部30、及び出力部40と同じであって、同じ参照符号を付与し、それに対する説明は省略する。
このように構成された本発明の変形実施形態に係るシフトレジスタの動作について説明すれば、次のとおりである。以下では、図11のシフトレジスタは、デュアルタイプのゲート駆動回路に採用されたものと仮定し説明する。
【0048】
パルス状の入力開始信号STV(input)または前段(n−2番目)のシフトレジスタ(図示せず)の出力信号N−2 GoutがTFT(T1)のゲート端子を介して入力される。TFT(T1)は、ターンオン状態になり、Pノードは、ポジティブレベルになる。この場合、Pノードの電圧は、VGH電圧からTFT(T1)のしきい電圧を引いただけの電位VGH−aとなる。
【0049】
一方、Xノードは、Pノード電圧が増加するにしたがってTFT(T9)がターンオンされ、TFT(T9)によってVGL電位に下がるようになる。また、出力信号N_GoutのTFT(T3)は、Pノードの電圧が上がるにしたがってターンオンされるが、クロック信号がVGLを維持しているので、ローレベルを維持する。TFT(T1)を介して入力が入る間、キャパシタC1は充電される。
【0050】
その後、入力信号(例えば、N−2 Gout)がローレベルVGLの信号になり、TFT(T1)がターンオフ状態になる。この場合、Pノードは、フローティング(floating)状態になり、リセット信号が印加される前までフローティング状態を維持する。それにより、TFT(T3)は、Pノードのハイレベル電圧によってターンオンされ、Pノードと同じ時間の間、同じ状態を維持する。クロック信号CLK1またはCLK3が印加されるとき、Pノードがブートストラップ(bootstrap)され、TFT(T3)は、同じ時期にクロック信号を出力する。
【0051】
クロック信号CLK1またはCLK3以後にクロック信号CLK2またはCLK4がTFT(T7、T5)に印加されれば、TFT(T7、T5)はターンオンされる。TFT(T5)のターンオンによってXノードはハイ電圧Vbiasレベルになり、TFT(T7)のターンオンによってPノードは基底電圧VGLレベルに下がる。このように、Xノードがハイ電圧Vbiasレベルになると、TFT(T2、T4)はターンオンされてPノードを基底電圧レベルに維持させる。
【0052】
言い替えれば、入力信号が印加されれば、TFT(T1)はターンオンされ、Pノードはプリチャージ(precharge)される。クロック信号CLK1またはCLK3がTFT(T3)に印加されれば、Pノードは、ブートストラップ(bootstrap)され、TFT(T3)を介してクロック信号CLK1またはCLK3が出力端N_Goutに出力される。
【0053】
一方、Pノードがブートストラップされれば、TFT(T9)はターンオンされる。Pノードがブートストラップされる時期のクロック信号CLK2またはCLK4は、ローレベル(例えば、VGL)である。クロック信号CLK2またはCLK4がローレベルであれば、TFT(T5)はオフ状態を維持する。TFT(T9)のターンオンによってXノードは基底電圧VGLレベルにダウンされ、安定化などのためのTFT(T2、T4)はターンオフ状態となる。
【0054】
クロック信号CLK1またはCLK3の次のタイミングにクロック信号CLK2またはCLK4が印加されれば、TFT(T7、T5)がターンオンされる。それにより、TFT(T7)を介してPノードがリセット(reset)され、TFT(T5)を介してXノードの電位がVbias−Vthレベルに上昇するようになる。Xノードの電位が上昇すれば、TFT(T2、T4)のゲートに「Xノードのハイ電圧」のゲートバイアスが印加されるので、TFT(T2、T4)はターンオン状態となる。
【0055】
このように、前記それぞれのクロック信号は、4Hの周期毎にハイレベルでスイング(swing)することにより、4H毎にXノードの電位はTFT(T5)を介して上昇する。これにより、1フレーム時間の間、Xノードが従来のハイレベルより高いハイレベルに維持され得る。これは、Xノードをハイ電圧に維持することが従来よりは正確になるということを意味する。また、4H毎に1回ずつTFT(T7)を介してPノードがリセット(reset)されるので、シフトレジスタの安定化に有利となる。
一方、本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で修正及び変形して実施することができる。そのような修正及び変形が加えられた技術思想も以下の特許請求の範囲に属するものとみなさなければならない。
【符号の説明】
【0056】
10,60 入力部
20 インバータ部
30 リセット部
40 出力部
【技術分野】
【0001】
本発明は、シフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関し、より詳細には、表示装置の画面が上下反転する場合に対応してスキャン方向を調整可能なシフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関する。
【背景技術】
【0002】
近年、携帯用端末機に適用される表示装置は、ユーザの意図によって表示画面の位置、すなわち、上下左右が反転されて表示されなければならない場合がある。このような場合、表示装置のゲート駆動回路は、スキャン方向を変更して出力するように設計される必要性がある。
【0003】
従来のシフトレジスタは、特許文献1に例示されたように、複数の薄膜トランジスタを備えている。
図1は、従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したゲート駆動回路のブロック図である。図2は、図1においてブロックで示した従来のシフトレジスタの一例をみせる図である。
図2に示すように、従来のシフトレジスタは、シフトするための入力信号を受信する入力部10と、出力端のオフ特性を良くするためのインバータ部20と、リセット部30と、ゲートラインにスキャン入力信号を出力するための出力部40とを備える。
【0004】
しかし、従来のシフトレジスタの場合、インバータ部20を構成するTFT(T5)がバイアス電圧Vbiasによって常にターンオン(Turn on)状態を維持し、TFT(T9)のソース(Source)側の電圧は、LVGLの電圧であるため、TFT(T9)は、VGLとLVGLとの電圧差(VGL−LVGL)のバイアスを受ける。これにより、TFT(T9)がターンオンされてもXノードがLVGLの電圧まで完全に下がることができず、オフ(off)時にもXノードがバイアス電圧Vbiasまで上がることができないため、Xノードが完全に反転されない。
【0005】
したがって、従来のインバータ部20は、不足したTFT駆動能力を補い信頼性を確保するために、TFT(T5、T9)に2個のTFT(T6、T8)をさらに備える。したがって、従来のインバータは、全て4個のTFTで構成され、LVGL信号を追加して信頼性を向上させていた。
このように、従来のシフトレジスタは、オフ特性を良くするために複数の薄膜トランジスタ及び追加的なレベルの信号ラインが必要となる。
これは、パネルのデッドスペース(dead space)が広くなる問題点と、駆動ICを修正しなければならない問題点がある。
【0006】
さらに、近年、ゲート駆動回路のシフトレジスタは、ゲートラインに信号を印加する順序を表示画面の回転によって変更させる機能が追加されている。このために、図1及び図2に示すように、従来のシフトレジスタは、4個の薄膜トランジスタTb、Tbr、Tf、Tfrで構成されたスキャン方向調整部50を必要とする。
このように、ゲートラインに信号を印加する順序を変更するために、トランジスタの個数が増加するにつれて、従来のシフトレジスタは、前述した問題点がさらに顕著となる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】韓国登録特許第10−1020627号公報
【特許文献2】韓国公開特許第10−2007−0037793号公報
【特許文献3】韓国登録特許第10−0698239号公報
【特許文献4】特許第4391107号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、既存構造に比べてより少ない構成要素を有しても、優れた動作信頼性を有するようにしたシフトレジスタ及びゲート駆動回路を提供することにある。
本発明の他の目的は、前記目的のシフトレジスタを採用し、既存構造の入力部を改善して両方向スキャンが可能なようにするシフトレジスタ及びこれを採用したゲート駆動回路を提供することにある。
【課題を解決するための手段】
【0009】
そこで、上記の目的を達成するための本発明の好ましい実施態様によるゲート駆動回路は、表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、複数のシフトレジスタのそれぞれは、該シフトレジスタの前段または後段のシフトレジスタの出力信号によって方向入力信号を第1のノードに出力する入力部と、第2のクロック信号によって制御され、第1のノードに接続されて、第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、第1のノードと接続され、第1のクロック信号に同期して第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、第1のノードを第2のクロック信号によって周期的にリセットするリセット部とを備える。
【0010】
また、上記の目的を達成するための他の好ましい実施態様によるシフトレジスタは、ゲートが前段または後段のシフトレジスタの出力端に接続され、ドレインが方向入力信号を受信し、ソースが第1のノードに接続された第1のスイッチング素子と、ゲートが後段または前段のシフトレジスタの出力端に接続され、ドレインが方向入力信号を受信し、ソースが第1のノードに接続された第2のスイッチング素子と、ゲートが第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが第1のノードに接続された第3のスイッチング素子と、ゲートが第2のノードに接続され、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第4のスイッチング素子と、ゲートが第3のスイッチング素子のゲート及び第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続された第5のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第2のノードに接続された第6のスイッチング素子と、ゲートが第1のノードに接続され、ドレインが第2のノード及び第6のスイッチング素子のソースに接続され、ソースが基底電圧端に接続された第7のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第8のスイッチング素子とを備える。
【0011】
また、上記の目的を達成するためのさらに他の好ましい実施態様によるゲート駆動回路は、表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、複数のシフトレジスタのそれぞれは、該シフトレジスタの前段のシフトレジスタからの出力信号を受信して第1のノードに出力する入力部と、第1のノードに接続され、第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、第1のノードと接続され、第1のクロック信号に同期して第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部で構成される出力部と、第1のノードを周期的にリセットするリセット部とを備える。好ましくは、インバータ部とリセット部とを第2のクロック信号で制御する。
【0012】
また、複数のシフトレジスタのうち、最初または最後のシフトレジスタの入力部に入力される信号はパルス状の入力開始信号(STV)である。
【0013】
また、上記の目的を達成するためのさらに他の好ましい実施態様によるシフトレジスタは、ゲート及びドレインが前段のシフトレジスタの出力端に共に接続され、ソースが第1のノードに接続された第1のスイッチング素子と、ゲートが前記第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが第1のノードに接続された第2のスイッチング素子と、ゲートが第2のノードに接続され、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第3のスイッチング素子と、ゲートが第3のスイッチング素子のゲート及び第2のノードに接続され、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第4のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第2のノードに接続された第5のスイッチング素子と、ゲートが第1のノードに接続され、ドレインが第2のノード及び第5のスイッチング素子のソースに接続され、ソースが基底電圧端に接続された第6のスイッチング素子と、ゲートが第2のクロック信号を受信し、ドレインが第1のノードに接続され、ソースが基底電圧端に接続された第7のスイッチング素子とを備える。
【発明の効果】
【0014】
このような構成の本発明によれば、シフトレジスタのリセットTFTに次の端の出力波形でないクロック信号が印加されることにより、出力の負荷を減らすことができる。また、4H毎にPノードをリセットさせることにより、オフ特性を良くすることができる。
【0015】
クロック信号でリセットさせるので、リセットを担当していた従来のTFTを除去することができる。
クロック信号でリセットさせることができるので、最後の端のリセットのためのシューイサイドダミー(Suicide dummy)端が必要でないので除去することができる。これにより、パネルデザイン時、従来に比べて空間をより余裕のあるように使用することができる。
【図面の簡単な説明】
【0016】
【図1】従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したブロック図である。
【図2】従来のシフトレジスタの一例を見せる詳細回路図である。
【図3】本発明に係るシフトレジスタが採用されたゲート駆動回路のブロック図である。
【図4】図3においてブロックで示した本発明に係るシフトレジスタの詳細回路図である。
【図5】図5(a)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がシングルタイプで設置された場合の正方向タイミング図であり、図5(b)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がシングルタイプで設置された場合の逆方向タイミング図である。
【図6】図6(a)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の正方向タイミング図であり、図6(b)は、本発明に係るシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の逆方向タイミング図である。
【図7】本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のブロック図である。
【図8】本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のブロック図である。
【図9】本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
【図10】本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
【図11】本発明の他のシフトレジスタの回路図である。
【発明を実施するための形態】
【0017】
本発明のシフトレジスタ及びゲート駆動回路は、表示パネル上に形成されることができ、表示領域と非表示領域とに分けられた表示パネルの非表示領域上に形成される。
本発明のシフトレジスタを採用したゲート駆動回路が表示パネルの両側の非表示領域に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動する場合をデュアルタイプといい、前記ゲート駆動回路が表示パネルの一側の非表示領域に配置されて、前記それぞれのゲートラインを駆動する場合をシングルタイプという。
以下、添付された図面を参照して本発明のシフトレジスタについて説明すれば、次のとおりである。
【0018】
図3は、複数個のシフトレジスタが採用されたゲート駆動回路のブロック図である。
図3の場合、ゲート駆動回路が表示パネル上の左右両側に配置され、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプを示す。
いずれか一方のゲート駆動回路が1、3、5、・・・の順に奇数ゲートラインを駆動させれば、他の一方は2、4、6、・・・の偶数ゲートラインを駆動させるようになる。図3は、2つのゲート駆動回路のうち、奇数ライン駆動のためのゲート駆動回路の構成を示す。
【0019】
図3に示すように、ゲート駆動回路は、1つのシフトレジスタを単位素子とする。図3のゲート駆動回路は、映像信号をスキャンするために、複数個の単位素子を順次相互接続させた構造である。1つのシフトレジスタ毎に2つのクロック信号を用いる。例えば、奇数番目のシフトレジスタはクロック信号CLK1を出力として用い、クロック信号CLK2をリセットとして用いる。偶数番目のシフトレジスタはクロック信号CLK3を出力として用い、クロック信号CLK4をリセットとして用いる。また、それぞれのシフトレジスタには前段または後段のシフトレジスタの出力信号または入力開示信号(STV)により活性化される正方向入力信号FW及び前段または後段のシフトレジスタの出力信号または入力開示信号(STV)により活性化される逆方向入力信号BWが印加される。
【0020】
図3に示すように、本発明のゲート駆動回路は、クロック信号でリセットさせるので、リセットを担当していた従来のTFTを除去することができる。図3のゲート駆動回路は、クロック信号でリセットさせることができるので、図1のような最後の端のリセットのためのシューイサイドダミー端(Suicide dummy端)が必要でないので、これを除去することができる。これにより、従来に比べてパネルデザインの際、空間をより余裕のあるように使用することができる。
図4は、本発明に係るシフトレジスタの回路図である。図4(a)は、正方向駆動の場合を示し、図4(b)は、逆方向駆動の場合を示す。
【0021】
本発明のシフトレジスタは、両方向駆動、すなわち、配列されたシフトレジスタの正方向または逆方向に順次駆動を行う。シフトレジスタは、入力部60、インバータ部20、リセット部30、及び出力部40を備える。
入力部60は、前段シフトレジスタの出力信号または後段シフトレジスタの出力信号によってゲートハイ電圧(VGH)を有する正方向FWまたはゲートロー電圧(VGL)を有する逆方向BW入力信号を受信する。入力部60は、その出力信号を出力端N_Goutに接続されたPノード(ブートストラップノードともする)に伝達する。このような入力部60を従来の構造(図1参照)と比較してみると、本発明は、従来技術において方向制御のために追加される4個のTFTを除去し、入力部を修正して1個のTFTのみを追加する構造である。これにより、本発明の回路構成がより簡便になる。
【0022】
一方、ゲート駆動回路が表示パネル上の左右両側に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプの場合、前段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N−2番目の出力信号N−2_Goutとなる。そして、後段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N+2番目の出力信号N+2_Goutとなる。前記デュアルタイプと異なり、ゲート駆動回路が表示パネル上のいずれか一方のみに配置されたシングルタイプの場合、前段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N−1番目の出力信号N−1_Goutとなる。そして、後段のシフトレジスタの出力信号は、例えば、本回路がn番目の回路であれば、N+1番目の出力信号N+1_Goutとなる。
【0023】
入力部60は、TFT(T1、T10)を備える。TFT(T1)のゲートは、前段のシフトレジスタの出力端に接続され、ドレインは、方向入力信号(例えば、正方向駆動の場合に正方向入力信号FW)を受信し、ソースは、Pノードに接続される。TFT(T10)のゲートは、後段のシフトレジスタの出力端に接続され、ドレインは、方向入力信号(例えば、正方向駆動の場合に逆方向入力信号BW)を受信し、ソースは、Pノードに接続される。
このような入力部60は、スキャン方向によってそれぞれのトランジスタ(T1、T10)のドレインに印加される信号が正方向入力信号FWまたは逆方向入力信号BWに変更される。
【0024】
インバータ部20はPノードに接続される。インバータ部20は、第2のクロック信号CLK2、4によって駆動され、Pノードの信号に対する反転信号を発生させてXノードに出力する。
インバータ部20は、TFT(T5、T9)を備える。TFT(T5)は、ゲートが第2のクロック信号CLK2、4を受信し、ドレインがバイアス電圧Vbiasを受信し、ソースがXノード及びTFT(T9)のドレインに接続される。TFT(T9)は、ゲートがPノードに接続され、ドレインがXノード及びTFT(T5)のソースに接続され、ソースが基底電圧VGL端に接続される。
【0025】
従来のインバータ部は、オフ特性を良くするために、4個のTFTを使用し、VGL信号の他に、LVGL信号を必要とした。しかし、前述したように、本発明におけるインバータ部20は、TFT(T5)の駆動信号をクロック信号で制御することにより、2個のTFTでも所望の特性実現が可能であり、LVGL信号は必要ないので、従来に比べて非常に有用な構成であることが分かる。
【0026】
リセット部30は、第2のクロック信号CLK2、4によってPノードを周期的にリセットする。
リセット部30は、TFT(T7)を備える。TFT(T7)は、ゲートが第2のクロック信号CLK2、4を受信し、ドレインがPノードに接続され、ソースが基底電圧端VGLに接続される。
【0027】
出力部40は、Pノード及びXノードに接続される。出力部40は、第1のクロック信号CLK1、3に同期してPノードの信号をプルアップ出力信号に出力するプルアップ部と、Xノードの信号によってプルダウン出力信号を出力するプルダウン部とで構成される。
【0028】
プルアップ部は、TFT(T3)を備える。TFT(T3)は、ゲートがPノードに接続され、ドレインが第1のクロック信号CLK1、3を受信し、ソースがPノードに接続された出力端N_Goutに接続される。
【0029】
プルダウン部は、TFT(T2、T4)を備える。TFT(T2)は、ゲートがXノードに接続され、ドレインがPノードに接続され、ソースが基底電圧端VGLに接続される。TFT(T4)は、ゲートがTFT(T2)のゲートと接続されるとともに、Xノードに接続され、ドレインが出力端N_Goutに接続され、ソースが基底電圧端VGLに接続される。一方、TFT(T2、T4)は、プルアップ出力信号が当該ゲートラインに出力された後、Pノード及び出力端N_Goutの電圧状態を持続的に基底電圧VGL状態に維持させる安定化素子ともいえる。
【0030】
キャパシタC1は、ブースティングのための目的と、出力端N_Goutでの出力信号のオフレベル特性を安定化させる。キャパシタC1は、TFT(T3)のゲートとソースとの間に接続される。
図4において、CLK1は、CLK2に比べて1Hの分だけ先行した信号であり、CLK2は、CLK3に比べて1Hの分だけ先行した信号であり、CLK3は、CLK4に比べて1Hの分だけ先行した信号である。ここで、1Hは、クロック信号のパルス幅をいい、これは、1フレームタイム(1/周波数)/ゲートライン数で計算される。
【0031】
したがって、それぞれのクロック信号は、4H周期毎にハイレベルでスイング(swing)することにより、4H毎にXノードの電位はTFT(T5)を介して上昇する。これにより、1フレームの時間の間、Xノードが従来のハイレベルより高いハイレベルに維持され得るようになる。これは、Xノードをハイ電圧に維持することが従来よりは正確になるということを意味する。また、4H毎に1回ずつ、TFT(T7)を介してPノードがリセットされるので、シフトレジスタの安定化に有利となる。
このように構成された本発明に係るシフトレジスタの動作について説明すれば、次のとおりである。
【0032】
正方向駆動の場合、入力部60のTFT(T1)のゲートにはN−2番目のシフトレジスタの出力信号が印加され、TFT(T1)のドレインにはVGHの正方向入力信号FWが印加される。このとき、入力部60のTFT(T10)のゲートにはN+2番目のシフトレジスタの出力信号が印加され、TFT(T10)のドレインにはVGLの逆方向入力信号BWが印加される。
【0033】
逆方向駆動の場合には前記と反対である。すなわち、入力部60のTFT(T10)のゲートにはN+2番目シフトレジスタの出力信号が印加され、TFT(T10)のドレインにはVGHの正方向入力信号FWが印加される。このとき、入力部60のTFT(T1)のゲートにはN−2シフトレジスタの出力が印加され、TFT(T1)のドレインにはVGLの逆方向入力信号BWが印加される。
【0034】
それにより、正方向駆動であるときには、TFT(T1)が入力TFTとして動作し、TFT(T10)はTFT(T7)と別途に追加的なリセットTFTとして動作する。逆方向駆動であるときには、TFT(T10)が入力TFTとして動作し、TFT(T1)はリセットTFTとして動作する。これにより、駆動方向によってPノードはVGH電圧からTFT(T1またはT10)のしきい電圧を引いただけの電位VGH−aとなる。キャパシタC1は充電される。TFT(T9)がターンオン状態になって、Xノードの電圧はVGLレベルになり、TFT(T2、T4)はXノードがローレベルであるため、ターンオフ状態になる。その状態で、Pノードは電圧を維持してフローティング(floating)状態を維持する。
【0035】
そこで、TFT(T3)はターンオンされ、Pノードと同じ時間の間、同じ状態を維持しつつ、クロック信号(CLK1またはCLK3)を出力信号N_Goutとして出力するようになる。
その後、ハイレベルのクロック信号(CLK2またはCLK4)がTFT(T7、T5)に印加されれば、そのTFT(T7、T5)はターンオンされる。TFT(T5)のターンオンによってXノードはハイレベルVbiasになる。TFT(T7)のターンオンによってPノードはVGLレベルに下がるようになる。
【0036】
Xノードがハイレベルになると、TFT(T2、T4)はターンオンされ、Pノードと出力信号N_Goutとはローレベルを維持するようになる。
上記で説明された本発明に係るシフトレジスタの動作を図5(a)、図5(b)、図6(a)、図6(b)のタイミング図及び図7と図8のブロック図によってさらに詳細に説明する。
【0037】
図5(a)は、本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの一面に設置されたシングルタイプに対する正方向タイミング図である。図5(b)は、本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの一面に設置されたシングルタイプに対する逆方向タイミング図である。
シングルタイプの場合、図7に示すように、表示パネルの一側に4個のクロック信号が必要である。
【0038】
奇数番目のシフトレジスタは、クロック信号CLK1、CLK3を出力信号として、クロック信号CLK2、CLK4をリセット信号として用い、偶数番目のシフトレジスタは、クロック信号CLK2、CLK4を出力信号として、クロック信号CLK3、CLK1をリセット信号として用いる。したがって、シングルタイプの場合、両方向駆動のために、4個の信号で駆動できるようになる。
【0039】
正方向駆動の場合、図5(a)のように、STV(開始信号)以後に順次入力されるクロック信号CLK1、2、3、4に基づいて最初のゲートラインから最後のゲートラインへの順に出力信号Gout1、2、3、4を出力する。
逆方向駆動の場合、図5(b)のように、STV(開始信号)以後にクロック信号CLK4を先にしてクロック信号CLK3、2、1を順に受信する。それにより、ゲート駆動回路は、最後のゲートラインから最初のゲートラインへの順に出力信号Gout800、799、798、797を出力する。
【0040】
図6(a)は、図4のシフトレジスタが採用されたゲート駆動回路が表示パネルの両面に各々設置されたデュアルタイプに対する正方向タイミング図である。図6(b)は、図4のシフトレジスタが採用されたゲート駆動回路が表示パネルの両面に各々設置されたデュアルタイプに対する逆方向タイミング図である。
デュアルタイプの場合、図8に示すように、表示パネルの両側に各々4個のクロック信号が必要である。すなわち、クロックを用いて反転(inverting)及びリセット(reset)をする場合、両方向駆動を実現するためには、互いに重ならないクロック信号CLKが奇数番目及び偶数番目のシフトレジスタに各々4個ずつ必要である。例えば、デュアルタイプの場合、表示パネルの左側面のシフトレジスタは、クロック信号CLKO1、CLKO3を出力信号として用い、クロック信号CLKO2、CLKO4をリセット信号として用いる。一方、表示パネルの右側面のシフトレジスタは、クロック信号CLKE2、CLKE4を出力信号として用い、クロック信号CLK3、CLK1をリセット信号として用いる。
【0041】
したがって、パネルの両側に形成されるそれぞれのシフトレジスタは、1H以上の周期差がある4個のクロック信号を用いてこそ、入力とリセットタイミングが重ならないようになる。すなわち、デュアルタイプの場合、正方向または逆方向駆動時、クロックの順序が駆動上に影響を及ぼすため、パネルの両側に形成されたそれぞれのシフトレジスタは、各々4個のクロック信号が必要となる。
【0042】
図9は、図4のシフトレジスタが採用されたシングルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
図10は、図4のシフトレジスタが採用されたデュアルタイプのゲート駆動回路のPノード、Xノード、及び出力波形をシミュレーションした結果を示したグラフである。
【0043】
図9において、Aはシングルタイプのゲート駆動回路をほぼ60℃及び湿度90%程度の高温でスパイス(spice)シミュレーションした結果である。Bはシングルタイプのゲート駆動回路を常温(例えば、ほぼ25℃〜27℃程度)でスパイスシミュレーションした結果である。Cはシングルタイプのゲート駆動回路をほぼ−20℃の低温でスパイスシミュレーションした結果である。
【0044】
図10において、Aはデュアルタイプのゲート駆動回路をほぼ60℃及び湿度90%程度の高温でスパイスシミュレーションした結果である。Bはデュアルタイプのゲート駆動回路を常温(例えば、ほぼ25℃〜27℃程度)でスパイスシミュレーションした結果である。Cはデュアルタイプのゲート駆動回路をほぼ−20℃の低温でスパイスシミュレーションした結果である。
【0045】
図9及び図10に示すように、それぞれの場合においてPノード及びXノードでの信号波形が正常であることが分かり、ゲート出力波形も安定的に出てきていることが確認できる。
図11は、本発明に係るシフトレジスタの変形実施形態の回路図である。
本発明の変形実施形態のシフトレジスタによれば、図4の本発明に係るシフトレジスタに備えられた両方向入力信号入力部を備えない。すなわち、変形実施形態は、単方向駆動、例えば、指定された一方向(正方向または逆方向)のみへの順次駆動を行う。変形実施形態のシフトレジスタは、入力部10、インバータ部20、リセット部30、及び出力部40を備える。
【0046】
入力部10は、単方向の駆動のために、前段のシフトレジスタの出力信号(例えば、N−2番目の出力N−2 Gout)または開示信号(STV)を受信してPノード(ブートストラップノードともする)に伝達する。
入力部10は、TFT(T1)を備える。TFT(T1)のゲート及びドレインは、前段のシフトレジスタの出力端に共に接続される。TFT(T1)のソースはPノードに接続される。
【0047】
図11におけるインバータ部20、リセット部30、及び出力部40は、図4において説明したインバータ部20、リセット部30、及び出力部40と同じであって、同じ参照符号を付与し、それに対する説明は省略する。
このように構成された本発明の変形実施形態に係るシフトレジスタの動作について説明すれば、次のとおりである。以下では、図11のシフトレジスタは、デュアルタイプのゲート駆動回路に採用されたものと仮定し説明する。
【0048】
パルス状の入力開始信号STV(input)または前段(n−2番目)のシフトレジスタ(図示せず)の出力信号N−2 GoutがTFT(T1)のゲート端子を介して入力される。TFT(T1)は、ターンオン状態になり、Pノードは、ポジティブレベルになる。この場合、Pノードの電圧は、VGH電圧からTFT(T1)のしきい電圧を引いただけの電位VGH−aとなる。
【0049】
一方、Xノードは、Pノード電圧が増加するにしたがってTFT(T9)がターンオンされ、TFT(T9)によってVGL電位に下がるようになる。また、出力信号N_GoutのTFT(T3)は、Pノードの電圧が上がるにしたがってターンオンされるが、クロック信号がVGLを維持しているので、ローレベルを維持する。TFT(T1)を介して入力が入る間、キャパシタC1は充電される。
【0050】
その後、入力信号(例えば、N−2 Gout)がローレベルVGLの信号になり、TFT(T1)がターンオフ状態になる。この場合、Pノードは、フローティング(floating)状態になり、リセット信号が印加される前までフローティング状態を維持する。それにより、TFT(T3)は、Pノードのハイレベル電圧によってターンオンされ、Pノードと同じ時間の間、同じ状態を維持する。クロック信号CLK1またはCLK3が印加されるとき、Pノードがブートストラップ(bootstrap)され、TFT(T3)は、同じ時期にクロック信号を出力する。
【0051】
クロック信号CLK1またはCLK3以後にクロック信号CLK2またはCLK4がTFT(T7、T5)に印加されれば、TFT(T7、T5)はターンオンされる。TFT(T5)のターンオンによってXノードはハイ電圧Vbiasレベルになり、TFT(T7)のターンオンによってPノードは基底電圧VGLレベルに下がる。このように、Xノードがハイ電圧Vbiasレベルになると、TFT(T2、T4)はターンオンされてPノードを基底電圧レベルに維持させる。
【0052】
言い替えれば、入力信号が印加されれば、TFT(T1)はターンオンされ、Pノードはプリチャージ(precharge)される。クロック信号CLK1またはCLK3がTFT(T3)に印加されれば、Pノードは、ブートストラップ(bootstrap)され、TFT(T3)を介してクロック信号CLK1またはCLK3が出力端N_Goutに出力される。
【0053】
一方、Pノードがブートストラップされれば、TFT(T9)はターンオンされる。Pノードがブートストラップされる時期のクロック信号CLK2またはCLK4は、ローレベル(例えば、VGL)である。クロック信号CLK2またはCLK4がローレベルであれば、TFT(T5)はオフ状態を維持する。TFT(T9)のターンオンによってXノードは基底電圧VGLレベルにダウンされ、安定化などのためのTFT(T2、T4)はターンオフ状態となる。
【0054】
クロック信号CLK1またはCLK3の次のタイミングにクロック信号CLK2またはCLK4が印加されれば、TFT(T7、T5)がターンオンされる。それにより、TFT(T7)を介してPノードがリセット(reset)され、TFT(T5)を介してXノードの電位がVbias−Vthレベルに上昇するようになる。Xノードの電位が上昇すれば、TFT(T2、T4)のゲートに「Xノードのハイ電圧」のゲートバイアスが印加されるので、TFT(T2、T4)はターンオン状態となる。
【0055】
このように、前記それぞれのクロック信号は、4Hの周期毎にハイレベルでスイング(swing)することにより、4H毎にXノードの電位はTFT(T5)を介して上昇する。これにより、1フレーム時間の間、Xノードが従来のハイレベルより高いハイレベルに維持され得る。これは、Xノードをハイ電圧に維持することが従来よりは正確になるということを意味する。また、4H毎に1回ずつTFT(T7)を介してPノードがリセット(reset)されるので、シフトレジスタの安定化に有利となる。
一方、本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で修正及び変形して実施することができる。そのような修正及び変形が加えられた技術思想も以下の特許請求の範囲に属するものとみなさなければならない。
【符号の説明】
【0056】
10,60 入力部
20 インバータ部
30 リセット部
40 出力部
【特許請求の範囲】
【請求項1】
表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、
前記複数のシフトレジスタのそれぞれは、
該シフトレジスタの前段または後段のシフトレジスタの出力信号によって正方向または逆方向の方向入力信号を第1のノードに出力する入力部と、
前記第1のノードに接続され、前記第1のノードの信号に対する反転信号を発生させて前記第2のノードに出力するインバータ部と、
前記第1のノードと接続され、前記第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び前記第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、
前記第1のノードを第2のクロック信号によって周期的にリセットするリセット部と、を備え、
前記インバータ部は、前記第2のクロック信号で制御されることを特徴とするゲート駆動回路。
【請求項2】
前記入力部は、
ゲートが前記前段のシフトレジスタの出力信号を受信し、ドレインが前記方向入力信号を受信し、ソースが前記第1のノードに接続された第1のスイッチング素子と、
ゲートが前記後段のシフトレジスタの出力信号を受信し、ドレインが前記方向入力信号を受信し、ソースが前記第1のノードに接続された第2のスイッチング素子と、を備えることを特徴とする請求項1に記載のゲート駆動回路。
【請求項3】
前記前段シフトレジスタの出力信号によって前記第1のスイッチング素子に前記正方向入力信号が入力される場合、前記第2のスイッチング素子には前記後段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項2に記載のゲート駆動回路。
【請求項4】
前記後段シフトレジスタの出力信号によって前記第2のスイッチング素子に前記正方向入力信号が入力される場合、前記第1のスイッチング素子には前記前段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項2に記載のゲート駆動回路。
【請求項5】
正方向入力信号はゲートハイ電圧(VGH)であり、逆方向入力信号はゲートロー電圧(VGL)であることを特徴とする請求項3または4に記載のゲート駆動回路。
【請求項6】
前記インバータ部は、
ゲートが前記第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第1のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続され、ソースが基底電圧端に接続された第2のスイッチング素子と、を備えることを特徴とする請求項1に記載のゲート駆動回路。
【請求項7】
前記第2のクロック信号は4周期毎に印加されることを特徴とする請求項6に記載のゲート駆動回路。
【請求項8】
前記リセット部は、
ゲートが前記第2のクロック信号を受信し、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項1に記載のゲート駆動回路。
【請求項9】
前記第2のクロック信号は4周期毎に印加されることを特徴とする請求項8に記載のゲート駆動回路。
【請求項10】
前記第1のクロック信号は、2つのクロック信号CLK1及びCLK3からなり、前記第2のクロック信号は、2つのクロック信号CLK2及びCLK4からなり、
前記4つのクロック信号CLK1、CLK2、CLK3、CLK4は、順に循環してそれぞれ1Hの位相差を有することを特徴とする請求項1に記載のゲート駆動回路。
【請求項11】
ゲートが前段のシフトレジスタの出力端に接続され、ドレインが正方向または逆方向の方向指示信号を受信し、ソースが第1のノードに接続された第1のスイッチング素子と、
ゲートが後段のシフトレジスタの出力端に接続され、ドレインが正方向または逆方向の方向指示信号を受信し、ソースが前記第1のノードに接続された第2のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが前記第1のノードに接続された第3のスイッチング素子と、
ゲートが第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続された第4のスイッチング素子と、
ゲートが前記第3のスイッチング素子のゲート及び前記第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが前記基底電圧端に接続された第5のスイッチング素子と、
ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第6のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノード及び前記第6のスイッチング素子のソースに接続され、ソースが前記基底電圧端に接続された第7のスイッチング素子と、
ゲートが前記第2のクロック信号を受信し、ドレインが前記第1のノードに接続され、ソースが前記基底電圧端に接続された第8のスイッチング素子と、
を備えることを特徴とするシフトレジスタ。
【請求項12】
前記第1のクロック信号及び前記第2のクロック信号は各々2つのクロック信号からなり、
前記それぞれのクロック信号は互いに1Hの位相差を有することを特徴とする請求項11に記載のシフトレジスタ。
【請求項13】
前記前段シフトレジスタの出力信号によって前記第1のスイッチング素子に前記正方向入力信号が入力される場合、前記第2のスイッチング素子には前記後段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項11に記載のシフトレジスタ。
【請求項14】
前記後段シフトレジスタの出力信号によって前記第2のスイッチング素子に前記正方向入力信号が入力される場合、前記第1のスイッチング素子には前記前段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項11に記載のシフトレジスタ。
【請求項15】
正方向入力信号はゲートハイ電圧(VGH)であり、逆方向入力信号はゲートロー電圧(VGL)であることを特徴とする請求項13または14に記載のシフトレジスタ。
【請求項16】
表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、
前記複数のシフトレジスタのそれぞれは、
該シフトレジスタの前段のシフトレジスタからの出力信号を受信して第1のノードに出力する入力部と、
前記第1のノードに接続され、第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、
前記第1のノードと接続され、前記第1のクロック信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び前記第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、
前記第1のノードを第2のクロック信号により周期的にリセットするリセット部と、
を備え、
前記インバータ部は、前記第2のクロック信号で制御されることを特徴とするゲート駆動回路。
【請求項17】
前記複数のシフトレジスタのうち、最初または最後のシフトレジスタの入力部に入力される信号は、パルス状の入力開始信号であることを特徴とする請求項16に記載のゲート駆動回路。
【請求項18】
前記インバータ部は、
ゲートが前記第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第1のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続され、ソースが基底電圧端に接続された第2のスイッチング素子と、
を備えることを特徴とする請求項16に記載のゲート駆動回路。
【請求項19】
前記第2のクロック信号は、4周期毎に印加されることを特徴とする請求項18に記載のゲート駆動回路。
【請求項20】
前記リセット部は、
ゲートが前記第2のクロック信号を受信し、ドレインは前記第1のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項16に記載のゲート駆動回路。
【請求項21】
前記第2のクロック信号は、4周期毎に印加されることを特徴とする請求項20に記載のゲート駆動回路。
【請求項22】
前記第1のクロック信号は、2つのクロック信号CLK1及びCLK3からなり、前記第2のクロック信号は、2つのクロック信号CLK2及びCLK4からなり、前記4つのクロック信号CLK1、CLK2、CLK3、CLK4は、順に循環してそれぞれ1Hの位相差を有することを特徴とする請求項16に記載のゲート駆動回路。
【請求項23】
ゲート及びドレインが前段のシフトレジスタの出力端に共に接続され、ソースが第1のノードに接続された第1のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが前記第1のノードに接続された第2のスイッチング素子と、
ゲートが第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続された第3のスイッチング素子と、
ゲートが前記第3のスイッチング素子のゲート及び前記第2のノードに接続され、ドレインが第1のノードに接続され、ソースが前記基底電圧端に接続された第4のスイッチング素子と、
ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第5のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノード及び前記第5のスイッチング素子のソースに接続され、ソースが前記基底電圧端に接続された第6のスイッチング素子と、
ゲートが前記第2のクロック信号を受信し、ドレインが前記第1のノードに接続され、ソースが前記基底電圧端に接続された第7のスイッチング素子と、を備えることを特徴とするシフトレジスタ。
【請求項1】
表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、
前記複数のシフトレジスタのそれぞれは、
該シフトレジスタの前段または後段のシフトレジスタの出力信号によって正方向または逆方向の方向入力信号を第1のノードに出力する入力部と、
前記第1のノードに接続され、前記第1のノードの信号に対する反転信号を発生させて前記第2のノードに出力するインバータ部と、
前記第1のノードと接続され、前記第1のノードの信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び前記第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、
前記第1のノードを第2のクロック信号によって周期的にリセットするリセット部と、を備え、
前記インバータ部は、前記第2のクロック信号で制御されることを特徴とするゲート駆動回路。
【請求項2】
前記入力部は、
ゲートが前記前段のシフトレジスタの出力信号を受信し、ドレインが前記方向入力信号を受信し、ソースが前記第1のノードに接続された第1のスイッチング素子と、
ゲートが前記後段のシフトレジスタの出力信号を受信し、ドレインが前記方向入力信号を受信し、ソースが前記第1のノードに接続された第2のスイッチング素子と、を備えることを特徴とする請求項1に記載のゲート駆動回路。
【請求項3】
前記前段シフトレジスタの出力信号によって前記第1のスイッチング素子に前記正方向入力信号が入力される場合、前記第2のスイッチング素子には前記後段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項2に記載のゲート駆動回路。
【請求項4】
前記後段シフトレジスタの出力信号によって前記第2のスイッチング素子に前記正方向入力信号が入力される場合、前記第1のスイッチング素子には前記前段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項2に記載のゲート駆動回路。
【請求項5】
正方向入力信号はゲートハイ電圧(VGH)であり、逆方向入力信号はゲートロー電圧(VGL)であることを特徴とする請求項3または4に記載のゲート駆動回路。
【請求項6】
前記インバータ部は、
ゲートが前記第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第1のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続され、ソースが基底電圧端に接続された第2のスイッチング素子と、を備えることを特徴とする請求項1に記載のゲート駆動回路。
【請求項7】
前記第2のクロック信号は4周期毎に印加されることを特徴とする請求項6に記載のゲート駆動回路。
【請求項8】
前記リセット部は、
ゲートが前記第2のクロック信号を受信し、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項1に記載のゲート駆動回路。
【請求項9】
前記第2のクロック信号は4周期毎に印加されることを特徴とする請求項8に記載のゲート駆動回路。
【請求項10】
前記第1のクロック信号は、2つのクロック信号CLK1及びCLK3からなり、前記第2のクロック信号は、2つのクロック信号CLK2及びCLK4からなり、
前記4つのクロック信号CLK1、CLK2、CLK3、CLK4は、順に循環してそれぞれ1Hの位相差を有することを特徴とする請求項1に記載のゲート駆動回路。
【請求項11】
ゲートが前段のシフトレジスタの出力端に接続され、ドレインが正方向または逆方向の方向指示信号を受信し、ソースが第1のノードに接続された第1のスイッチング素子と、
ゲートが後段のシフトレジスタの出力端に接続され、ドレインが正方向または逆方向の方向指示信号を受信し、ソースが前記第1のノードに接続された第2のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが前記第1のノードに接続された第3のスイッチング素子と、
ゲートが第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続された第4のスイッチング素子と、
ゲートが前記第3のスイッチング素子のゲート及び前記第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが前記基底電圧端に接続された第5のスイッチング素子と、
ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第6のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノード及び前記第6のスイッチング素子のソースに接続され、ソースが前記基底電圧端に接続された第7のスイッチング素子と、
ゲートが前記第2のクロック信号を受信し、ドレインが前記第1のノードに接続され、ソースが前記基底電圧端に接続された第8のスイッチング素子と、
を備えることを特徴とするシフトレジスタ。
【請求項12】
前記第1のクロック信号及び前記第2のクロック信号は各々2つのクロック信号からなり、
前記それぞれのクロック信号は互いに1Hの位相差を有することを特徴とする請求項11に記載のシフトレジスタ。
【請求項13】
前記前段シフトレジスタの出力信号によって前記第1のスイッチング素子に前記正方向入力信号が入力される場合、前記第2のスイッチング素子には前記後段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項11に記載のシフトレジスタ。
【請求項14】
前記後段シフトレジスタの出力信号によって前記第2のスイッチング素子に前記正方向入力信号が入力される場合、前記第1のスイッチング素子には前記前段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第1のノードがさらにリセットされることを特徴とする請求項11に記載のシフトレジスタ。
【請求項15】
正方向入力信号はゲートハイ電圧(VGH)であり、逆方向入力信号はゲートロー電圧(VGL)であることを特徴とする請求項13または14に記載のシフトレジスタ。
【請求項16】
表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、
前記複数のシフトレジスタのそれぞれは、
該シフトレジスタの前段のシフトレジスタからの出力信号を受信して第1のノードに出力する入力部と、
前記第1のノードに接続され、第1のノードの信号に対する反転信号を発生させて第2のノードに出力するインバータ部と、
前記第1のノードと接続され、前記第1のクロック信号により第1のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び前記第2のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、
前記第1のノードを第2のクロック信号により周期的にリセットするリセット部と、
を備え、
前記インバータ部は、前記第2のクロック信号で制御されることを特徴とするゲート駆動回路。
【請求項17】
前記複数のシフトレジスタのうち、最初または最後のシフトレジスタの入力部に入力される信号は、パルス状の入力開始信号であることを特徴とする請求項16に記載のゲート駆動回路。
【請求項18】
前記インバータ部は、
ゲートが前記第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第1のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続され、ソースが基底電圧端に接続された第2のスイッチング素子と、
を備えることを特徴とする請求項16に記載のゲート駆動回路。
【請求項19】
前記第2のクロック信号は、4周期毎に印加されることを特徴とする請求項18に記載のゲート駆動回路。
【請求項20】
前記リセット部は、
ゲートが前記第2のクロック信号を受信し、ドレインは前記第1のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項16に記載のゲート駆動回路。
【請求項21】
前記第2のクロック信号は、4周期毎に印加されることを特徴とする請求項20に記載のゲート駆動回路。
【請求項22】
前記第1のクロック信号は、2つのクロック信号CLK1及びCLK3からなり、前記第2のクロック信号は、2つのクロック信号CLK2及びCLK4からなり、前記4つのクロック信号CLK1、CLK2、CLK3、CLK4は、順に循環してそれぞれ1Hの位相差を有することを特徴とする請求項16に記載のゲート駆動回路。
【請求項23】
ゲート及びドレインが前段のシフトレジスタの出力端に共に接続され、ソースが第1のノードに接続された第1のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが第1のクロック信号を受信し、ソースが前記第1のノードに接続された第2のスイッチング素子と、
ゲートが第2のノードに接続され、ドレインが前記第1のノードに接続され、ソースが基底電圧端に接続された第3のスイッチング素子と、
ゲートが前記第3のスイッチング素子のゲート及び前記第2のノードに接続され、ドレインが第1のノードに接続され、ソースが前記基底電圧端に接続された第4のスイッチング素子と、
ゲートが第2のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第2のノードに接続された第5のスイッチング素子と、
ゲートが前記第1のノードに接続され、ドレインが前記第2のノード及び前記第5のスイッチング素子のソースに接続され、ソースが前記基底電圧端に接続された第6のスイッチング素子と、
ゲートが前記第2のクロック信号を受信し、ドレインが前記第1のノードに接続され、ソースが前記基底電圧端に接続された第7のスイッチング素子と、を備えることを特徴とするシフトレジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2013−69400(P2013−69400A)
【公開日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願番号】特願2012−198066(P2012−198066)
【出願日】平成24年9月10日(2012.9.10)
【出願人】(511227026)ハイディス テクノロジーズ カンパニー リミテッド (3)
【氏名又は名称原語表記】HYDIS TECHNOLOGIES CO., LTD.
【Fターム(参考)】
【公開日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願日】平成24年9月10日(2012.9.10)
【出願人】(511227026)ハイディス テクノロジーズ カンパニー リミテッド (3)
【氏名又は名称原語表記】HYDIS TECHNOLOGIES CO., LTD.
【Fターム(参考)】
[ Back to top ]