シフトレジスタ及び表示装置
【課題】低消費電力、回路面積縮小および画質劣化防止を実現することができるシフトレジスタ及び表示装置を提供する。
【解決手段】複数段のリセット・セット型のフリップフロップ（ＲＳ−ＦＦ）３４を備えるシフトレジスタであって、ＲＳ−ＦＦ回路には、スタート信号ＳＴＶまたは前段のシフトレジスタ出力パルスがセット信号Ｓとして入力され、次段のシフトレジスタ出力パルスがリセット信号Ｒとして入力される。このとき、最終段のＲＳ−ＦＦ回路のリセット信号Ｒとしては、１段目のフリップフロップのセット信号Ｓ（スタート信号ＳＴＶ）を入力する。
【解決手段】複数段のリセット・セット型のフリップフロップ（ＲＳ−ＦＦ）３４を備えるシフトレジスタであって、ＲＳ−ＦＦ回路には、スタート信号ＳＴＶまたは前段のシフトレジスタ出力パルスがセット信号Ｓとして入力され、次段のシフトレジスタ出力パルスがリセット信号Ｒとして入力される。このとき、最終段のＲＳ−ＦＦ回路のリセット信号Ｒとしては、１段目のフリップフロップのセット信号Ｓ（スタート信号ＳＴＶ）を入力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット・セット型のフリップフロップ（ＲＳ−ＦＦ）を備えるシフトレジスタ、及びこのシフトレジスタを用いた表示装置に関する。
【背景技術】
【０００２】
従来、シフトレジスタを構成するフリップフロップとして、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）が広く用いられている。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がＨレベルとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号がアクティブになることでリセットされて、出力信号がＬレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける。
【０００３】
このようなリセット・セット型フリップフロップを有するシフトレジスタ（ＲＳ−ＦＦ型シフトレジスタ）として、ｉ段目のフリップフロップのリセット端子へ入力するリセット信号に、（ｉ＋ｋ×Ｍ）段目（ｋ≧１、Ｍ≧２）のシフトレジスタ出力パルスを使用するというものが知られている（例えば、特許文献１参照）。
このように、リセット信号として後段のシフトレジスタ出力パルスを使用する場合、最終段のフリップフロップがリセットされることなくセット状態が維持され、シフトレジスタ出力パルスが出力され続ける状態となってしまう。
【０００４】
そこで、これを回避するために、上記特許文献１に記載のシフトレジスタでは、ダミー段を設け、このダミー段のシフトレジスタ出力パルスを、上記最終段のフリップフロップのリセット端子へ入力している。また、ダミー段のフリップフロップのリセット端子へは自段の出力パルスを入力している。
【特許文献１】特許第３５８８０２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載のシフトレジスタにあっては、ダミー段を設けることが必須となるため、駆動ラインの増大に伴い駆動周波数が増え、消費電力が増大すると共に、回路面積が増大するという欠点がある。
また、ダミー段を設けずに最終段のフリップフロップのリセット端子へ自段の出力パルスを入力するようにした場合には、当該最終段における出力パルスのオン期間を十分に確保することができない。そのため、高精細になるほどアクティブ期間が短くなり、データ書込み時間縮小による画質劣化が発生するおそれがある。
【０００６】
そこで、本発明は、低消費電力、回路面積縮小および画質劣化防止を実現することができるシフトレジスタ及び表示装置を提供することを課題としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係るシフトレジスタは、Ｎ（Ｎは２以上の整数）段のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、２段目からＮ段目までのフリップフロップのセット端子に、自段の１段前の前記出力パルスを入力し、１段目から（Ｎ−１）段目までのフリップフロップのリセット端子に、自段より後段の前記出力パルスを入力し、１段目のフリップフロップのセット端子、及びＮ段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴としている。
【０００８】
このように、後段の出力パルスをリセット信号として用いる場合、最終段のフリップフロップにはスタート信号をリセット信号として入力するので、ダミー段を設けることなく最終段のフリップフロップをリセットさせることができる。したがって、ダミー段を設けることに起因する回路面積の増大および消費電力の増大を防止することができる。また、リセット信号としてスタート信号を用いることで、最終段における出力パルスのオン期間を十分に確保することができる。
【０００９】
また、本発明に係るシフトレジスタは、上記において、前記クロック信号は正論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をロウレベルに固定することを特徴としている。
これにより、スタート信号をリセット信号として用いるフリップフロップから不要なパルス出力がなされるのを防止し、他段と同様のパルス出力を行うことができる。
【００１０】
さらに、本発明に係るシフトレジスタは、上記において、前記クロック信号は負論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をハイレベルに固定することを特徴としている。
これにより、スタート信号をリセット信号として用いるフリップフロップから不要なパルス出力がなされるのを防止し、他段と同様のパルス出力を行うことができる。
【００１１】
また、本発明に係るシフトレジスタは、上記において、１段目から（Ｎ−ｋ）段目（ｋは１以上の整数）までのフリップフロップのリセット端子に、自段のｋ段後ろの前記出力パルスを入力し、（Ｎ−（ｋ−１））段目からＮ段目までのフリップフロップのリセット端子に前記スタート信号を入力することを特徴としている。
これにより、例えば、次々段の出力パルスをリセット信号として用いる場合に、最終段の１段手前のフリップフロップを正常にリセットさせることができる。
【００１２】
さらに、本発明に係るシフトレジスタは、上記において、前記クロック信号はＫ種類（Ｋは２以上の整数）の位相の異なる信号であり、当該Ｋ種類のクロック信号が前記フリップフロップにそれぞれ（Ｋ−１）個おきに入力されるように構成されており、前記ｋは、前記Ｋ以下に設定されていることを特徴としている。
これにより、スイッチのオン期間を適切に調整することができる。すなわち、クロック信号をＫ種類の信号としたとき、上記ｋを１以上Ｋ以下に設定することで、上記スイッチのオン期間に出力パルスが複数回出力されるのを防止することができる。
【００１３】
さらに、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、上記の何れかのシフトレジスタを備えることを特徴としている。
【００１４】
これにより、低消費電力化および回路面積縮小化を実現した駆動回路を備える表示装置とすることができる。また、駆動回路に最終段における出力パルスのオン期間を十分に確保したシフトレジスタを備えることで、データ書込み時間を十分に確保することができ、画質劣化を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態における表示装置１０の構成を示すブロック図である。
表示装置１０は、例えば、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える液晶表示装置であって、図１に示すように、表示装置１０は、表示領域１００を有しており、この表示領域１００の周囲に、制御回路２０、走査線駆動回路３０、データ線駆動回路４０が配置されている。
【００１６】
液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。液晶パネルの素子基板には、後述する画素のスイッチング素子が共通プロセスによって形成されるとともに、走査線駆動回路３０とデータ線駆動回路４０とが、素子基板上にＳＯＧ（System On Glass）の技術により形成されている。そして、走査線駆動回路３０やデータ線駆動回路４０には、各種の制御信号が素子基板上にＣＯＧ技術等により実装されている制御回路２０から供給される。
【００１７】
液晶パネルが有する表示領域１００には、複数（Ｎ本）の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数（Ｍ本）のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
【００１８】
次に、画素１１０の詳細な構成について説明する。
図２は、画素１１０の構成を示す図である。ここでは、ｎ行及びこれに隣接する（ｎ＋１）行と、ｍ列との交差に対応する計２画素分の構成を示している。
なお、ｎは、画素１１０が配列する行を一般的に示す場合の記号であり、ｍは、画素１１０が配列する列を一般的に示す場合の記号である。
【００１９】
この図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端である画素電極に接続されている。
【００２０】
また、画素容量１２０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、制御回路２０からコモン信号Ｖｃｏｍが供給される。
画素容量１２０は、画素電極とコモン電極１０８とで誘電体の一種である液晶を挟持しており、画素電極とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
【００２１】
説明を再び図１に戻すと、制御回路２０は、上記制御信号として、走査線駆動回路３０に垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ１，ＣＫＶ２を出力すると共に、データ線駆動回路４０に水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ１，ＣＫＨ２を出力する。なお、垂直スタート信号ＳＴＶは、走査線駆動回路３０を駆動させるための信号であり、水平スタート信号ＳＴＨは、データ線駆動回路４０を駆動させるための信号である。
【００２２】
ここで、垂直クロック信号ＣＫＶ１とＣＫＶ２とは正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。なお、水平クロック信号ＣＫＨ１，ＣＫＨ２についても同様である。
走査線駆動回路３０は、垂直シフトレジスタと、走査線１１２毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスタからの駆動信号に応じて駆動されることで、対応する走査線１１２に駆動電圧を印加するように構成されている。
【００２３】
また、データ線駆動回路４０は、水平シフトレジスタと、データ線１１４毎に設けられた複数のサンプルホールド回路とを備えて構成されている。データ線駆動回路４０は、制御回路２０から入力された映像信号Ｄａから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。
【００２４】
以上のように構成された表示装置１０の基本動作は次のようになる。
走査線駆動回路３０の垂直シフトレジスタは、制御回路２０から入力される垂直スタート信号ＳＴＶに応じ、表示領域１００における最上段の走査線１１２に対応するスイッチング回路に駆動信号を出力する。
また、垂直シフトレジスタは、同じく制御回路２０から入力される垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線１１２に駆動電圧を印加する。
【００２５】
これに対して、データ線駆動回路４０の水平シフトレジスタは、制御回路２０から入力される水平スタート信号ＳＴＨに応じ、表示領域１００における最左列のデータ線１１４に対応するサンプルホールド回路に駆動信号を出力する。
また水平シフトレジスタは、同じく制御回路２０から入力される水平クロック信号ＣＫＨ１，ＣＫＨ２の立ち上げ／立ち下げに同期して、表示領域１００の最左列のデータ線１１４から最右列のデータ線１１４に向けて、駆動信号を出力するサンプルホールド回路を順次移行する。水平シフトレジスタから駆動信号の入力されたサンプルホールド回路は、映像信号から画素に表示する画像データをサンプリングするとともに、適宜な期間、その画像データを保持する。このサンプルホールド回路に保持された画像データは、適宜なタイミングで対応するデータ線１１４に供給される。
【００２６】
次に、走査線駆動回路３０の垂直シフトレジスタの構成について説明する。
図３は、垂直シフトレジスタの構成を概略的に示す回路図である。
この図３に示すように、垂直シフトレジスタは、走査線１１２の本数に対応するＮ段からなり、互いに位相の異なる２種類の垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段に交互に入力される。ここでは、奇数段には垂直クロック信号ＣＫＶ１が入力され、偶数段には垂直クロック信号ＣＫＶ２が入力されるようになっている。
【００２７】
各段のシフトレジスタは、それぞれスイッチ３１と、ｎ型トランジスタ３２と、フリップフロップ部３３とを備えている。フリップフロップ部３３は、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）３４と、インバータ３５，３６とから構成されている。
ＲＳ−ＦＦ３４は、前段のシフトレジスタの出力パルス（初段は垂直スタート信号ＳＴＶ）がセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑおよび／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。
【００２８】
これら出力信号Ｑおよび／Ｑは、各ＲＳ−ＦＦ３４に対応して設けられたスイッチ３１に入力される。また、出力信号／Ｑはｎ型トランジスタ３２にも入力される。
さらに、ＲＳ−ＦＦ３４には、次段のシフトレジスタの出力パルス（最終段は垂直スタート信号ＳＴＶ）がリセット信号Ｒとして入力されるようになっており、このリセット信号Ｒが入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。
【００２９】
図４は、ＲＳ−ＦＦ３４の回路構成の一例を示す図である。
このＲＳ−ＦＦ３４は、図４に示すように、セット・リセット用のｎ型トランジスタＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスタＴｒ９、及びインバータ３７，３８を備えた構成となっている。
【００３０】
トランジスタＴｒ１及びＴｒ２のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ３及びＴｒ４のゲートはリセット端子に接続され、リセット信号Ｒが印加される。また、トランジスタＴｒ５及びＴｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスタＴｒ７及びＴｒ８のゲートにはスキャン方向切替信号ＸＵＤが印加され、トランジスタＴｒ９のゲートには初期化信号ＲＳＴ（パネル初期化信号）が印加される。
【００３１】
この図４に示すＲＳ−ＦＦ３４は、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとすることで、シフトパルスのスキャン方向を正スキャン（図３の左→右）、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとすることで、シフトパルスのスキャン方向を逆スキャン（図３の右→左）に切り替えることが可能な構成となっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図４のセット端子がリセット端子となり、リセット端子がセット端子となる。すなわち、トランジスタＴｒ３及びＴｒ４のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ１及びＴｒ２のゲートはリセット端子に接続され、リセット信号Ｒが印加されることになる。
【００３２】
また、このＲＳ−ＦＦ３４は、例えば、電源投入直後にＲＳＴ＝Ｈレベルとすることで、トランジスタＴｒ９を導通状態とし、ラッチ部のノードをＬレベルに固定することが可能な構成となっている。
このような構成により、ＲＳ−ＦＦ３４は、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。
【００３３】
なお、ここではＲＳ−ＦＦ３４を図４に示す回路構成とする場合について説明したが、上述した動作を行うリセット・セット型フリップフロップであればよく、これに限定されるものではない。
スイッチ３１は、出力信号Ｑおよび／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１もしくはＣＫＶ２が、インバータ３５，３６を介して出力パルスＧａｔｅとして出力される。即ち、スイッチ３１のオン期間に、クロック信号ＣＫＶ１もしくはＣＫＶ２と同期して、当該クロック信号ＣＫＶ１もしくはＣＫＶ２と同じパルス幅の出力パルスＧａｔｅが出力されることになる。
【００３４】
一方、出力信号Ｑおよび／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となってスイッチ３１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスタ３２が導通状態となるため、Ｌレベルとなる出力パルスＧａｔｅが出力されることになる。
【００３５】
次に、走査線駆動回路３０の垂直シフトレジスタの動作について説明する。
図５は、垂直シフトレジスタの動作を示すタイミングチャートである。
図５において、ＲＳ−ＦＦ３４には、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルが入力され、シフトパルスのスキャン方向は正スキャン（図３の左→右）になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを括弧書きで説明する。
【００３６】
この図５に示すように、時刻ｔ１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目（逆スキャンの場合、Ｎ段目）のスイッチ３１がオン状態となる。
したがって、時刻ｔ２で垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）がＨレベルとなると、この垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）に同期して出力パルスＧａｔｅ１（逆スキャンの場合、ＧａｔｅＮ）＝Ｈレベルが出力される。また、このとき、１段目（逆スキャンの場合、Ｎ段目）のシフトレジスタの出力パルスＧａｔｅ１（逆スキャンの場合、ＧａｔｅＮ）が２段目（逆スキャンの場合、Ｎ−１段目）のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、時刻ｔ２で２段目（逆スキャンの場合、Ｎ−１段目）のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２（逆スキャンの場合、ＱＮ−１）＝Ｈレベルが出力される。これにより、２段目（逆スキャンの場合、Ｎ−１段目）のスイッチ３１がオン状態となる。
【００３７】
その後、時刻ｔ３で垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）がＨレベルとなると、この垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）に同期して出力パルスＧａｔｅ２（逆スキャンの場合、ＧａｔｅＮ−１）＝Ｈレベルが出力される。また、このとき、２段目（逆スキャンの場合、Ｎ−１段目）の出力パルスＧａｔｅ２（逆スキャンの場合、ＧａｔｅＮ−１）が１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４のリセット端子にリセット信号Ｒとして入力されることから、時刻ｔ３で１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１（逆スキャンの場合、ＱＮ）がＬレベルとなる。これにより、１段目（逆スキャンの場合、Ｎ段目）のスイッチ３１はオフ状態となる。
【００３８】
同様に、２段目（逆スキャンの場合、Ｎ−１段目）のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）＝Ｈレベルとなる時刻ｔ４でリセット状態となり、この時刻ｔ４で出力信号Ｑ２（逆スキャンの場合、ＱＮ−１）＝Ｌレベルに変化する。
この動作を、（Ｎ−１）段目（逆スキャンの場合、２段目）のシフトレジスタまで繰り返す。すなわち、（Ｎ−１）段目（逆スキャンの場合、２段目）では、前段の（Ｎ−２）段目（逆スキャンの場合、３段目）のシフトレジスタの出力パルスＧａｔｅＮ−２（逆スキャンの場合、Ｇａｔｅ３段目）がＨレベルとなる時刻ｔ５でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ−１（逆スキャンの場合、Ｑ２）＝Ｈレベルが出力される。そして、時刻ｔ６で垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）＝Ｈレベルとなると、出力パルスＧａｔｅＮ−１（逆スキャンの場合、Ｇａｔｅ２）＝Ｈレベルが出力される。その後、時刻ｔ７で、後段のＮ段目（逆スキャンの場合、１段目）（最終段）のシフトレジスタからの出力パルスＱＮ（逆スキャンの場合、Ｑ１）がＨレベルとなると、（Ｎ−１）段目（逆スキャンの場合、２段目）のＲＳ−ＦＦ３４がリセット状態となって、出力信号ＱＮ−１（逆スキャンの場合、Ｑ２）がＬレベルとなる。
【００３９】
最終段では、前段の（Ｎ−１）段目（逆スキャンの場合、２段目）のシフトレジスタの出力パルスＧａｔｅＮ−１（逆スキャンの場合、Ｇａｔｅ２）がＨレベルとなる時刻ｔ６でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ（逆スキャンの場合、Ｑ１）＝Ｈレベルが出力される。そして、時刻ｔ７で垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）＝Ｈレベルとなると、出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）＝Ｈレベルが出力される。その後は、リセット信号Ｒが入力されるまで出力信号ＱＮ（逆スキャンの場合、Ｑ１）＝Ｈレベルを維持する。
【００４０】
本実施形態では、最終段のＲＳ−ＦＦ３４のリセット端子に入力するリセット信号Ｒとして、垂直スタート信号ＳＴＶを使用している。したがって、最終段のＲＳ−ＦＦ３４は、垂直スタート信号ＳＴＶ＝Ｈレベルとなる時刻ｔ８でリセット状態となり、出力信号ＱＮ（逆スキャンの場合、Ｑ１）がＬレベルに変化することになる。
このように、出力信号ＱＮ（逆スキャンの場合、Ｑ１）は時刻ｔ６から時刻ｔ８までの期間Ｈレベルとなり、その間、最終段のスイッチ３１はオン状態を維持する。最終段のスイッチ３１がオン状態である間は、垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）に応じた出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）が出力され続けることになるので、この間の不要なパルス出力を無くすために、本実施形態では、時刻ｔ７で出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）が出力された後、次の垂直スタート信号ＳＴＶがＨレベルとなるまでの期間（垂直ブランキング期間）、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定する。
【００４１】
ここでは、ＩＣ側の設定により垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定するものとする。なお、パネル側にＡＮＤ回路等を設け、垂直クロック信号ＣＫＶ１，ＣＫＶ２と、垂直ブランキング期間に「０」となるイネーブル信号とのＡＮＤを取ることで、当該垂直ブランキング期間に垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定することもできる。但し、この場合、ＡＮＤ回路を設ける必要があり、その分回路面積が増大するので、ＩＣ側で垂直クロック信号ＣＫＶ１，ＣＫＶ２のレベル設定を行うことが望ましい。
【００４２】
ところで、ＲＳ−ＦＦ型シフトレジスタでは、リセット信号Ｒとして次段もしくは次々段のシフトレジスタの出力パルスを使用するのが一般的であるが、このような構成の場合、最終段もしくは最終段の１段手前のＲＳ−ＦＦ回路のリセット信号が入力できずセット状態が維持され続けることになる。そこで、これを回避するために、ダミー段を設け、このダミー段のシフトレジスタの出力パルスを、最終段もしくは最終段１段手前のフリップフロップのリセット端子へ入力するというものがある。
【００４３】
しかしながら、この場合、ダミー段を設けることで駆動ラインが増大し、これに伴い駆動周波数が増え、消費電力が増大してしまう。さらに、回路面積が増大するという欠点もある。
また、ダミー段を設けずに、最終段のフリップフロップのリセット端子へ自段のシフトレジスタ出力パルスを入力するようにした場合、最終段の出力パルスのオン期間を十分に確保することができない。そのため、高精細になるほどアクティブ期間が短くなり、データ書込み時間縮小による画質劣化が発生する。
【００４４】
これに対して、本実施形態では、最終段のＲＳ−ＦＦ回路のリセット信号Ｒとして、１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ回路のセット信号Ｓである垂直スタート信号ＳＴＶを用いるので、ダミー段を設けることなく最終段を正常にリセット状態とすることができると共に、最終段の出力パルスのオン期間を十分に確保することができる。また、このとき、ブランキング期間中に垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定するので、最終段から正常な出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）を出力させることができる。
【００４５】
次に、図１におけるデータ線駆動回路４０の水平シフトレジスタの構成について説明する。
水平シフトレジスタは、図３に示す垂直シフトレジスタと同様の構成を有する。ただし、水平シフトレジスタでは、垂直クロック信号ＣＫＶ１，ＣＫＶ２に代えて、互いに位相の異なる２種類の水平クロック信号ＣＫＨ１，ＣＫＨ２が各段に交互に入力されることになる。また、１段目のＲＳ−ＦＦ回路のセット端子、および最終段のＲＳ−ＦＦ回路のリセット端子には、それぞれ垂直スタート信号ＳＴＶに代えて水平スタート信号ＳＴＨが入力される。
【００４６】
また、水平ブランキング期間には、水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定するものとする。
このような構成により、水平シフトレジスタは、水平スタート信号ＳＴＨが入力されることで、水平クロック信号ＣＫＨ１，ＣＫＨ２に同期して、サンプルホールド回路に対して順次出力パルスを出力することができる。
【００４７】
また、このとき、水平シフトレジスタの最終段のＲＳ−ＦＦ回路は、水平スタート信号ＳＴＨによって正常にリセット状態とすることができる。さらに、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定することで、最終段から不要なパルス出力がなされるのを防止することができる。
【００４８】
このように、上記第１の実施形態では、１段目のＲＳ−ＦＦに入力するセット信号を、最終段のＲＳ−ＦＦに入力するリセット信号として用いるので、新たに回路や制御信号を設けることなく、最終段のＲＳ−ＦＦを正常にリセット状態とすることができる。したがって、従来のようなダミー段を設ける必要がなくなり、消費電力の増大や回路面積の増大を防止することができる。また、最終段のＲＳ−ＦＦのリセット信号としてスタート信号を用いることで、最終段の出力パルスのオン期間を十分に確保することができ、データ書込み期間を確保して画質劣化を防止することができる。
【００４９】
さらに、ブランキング期間にクロック信号をＬレベルに固定するので、最終段から不要なパルス出力がなされるのを防止し、適正な動作を行うシフトレジスタとすることができる。
また、２種類のクロック信号をＲＳ−ＦＦにそれぞれ１個おきに入力し、１段後ろの出力パルスを自段のＲＳ−ＦＦのリセット信号として入力するので、ＲＳ−ＦＦ毎に設けられたスイッチのオン期間に出力パルスが複数回出力されるのを防止することができる。そのため、このシフトレジスタを走査線駆動回路に用いた場合でも正常に動作させることができる。
【００５０】
さらに、２種類のクロック信号を正論理の信号をし、Ｈレベルとなる期間が互いに重ならないように設定するので、隣接する段から出力される出力パルスを互いに重ならないようにすることができる。
【００５１】
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、クロック信号を負論理で構成したものである。
すなわち、垂直クロック信号ＣＫＶ１とＣＫＶ２とは負論理の信号であり、互いのＬレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＬレベルの期間がＨレベルの期間より短く設定されている。
【００５２】
図６は、第２の実施形態における垂直シフトレジスタの構成を概略的に示す回路図である。
図６に示すように、フリップフロップ部３３は、図３のフリップフロップ部３３におけるインバータ３６が削除された構成となっている。このような構成により、各段のシフトレジスタは、スイッチ３１がオン状態となっているとき、クロック信号ＣＫＶ１もしくはＣＫＶ２をインバータ３５で反転させて出力パルスＧａｔｅとして出力する。
【００５３】
また、本実施形態では、ｎ型トランジスタ３２に代えてｐ型トランジスタ３２´が設けられており、ｐ型トランジスタ３２´のゲートには出力信号Ｑが入力されるようになっている。これにより、Ｑ＝Ｌレベルのとき、ｐ型トランジスタ３２´が導通状態となって、インバータ３５を介してＬレベルとなる出力パルスＧａｔｅが出力される。
【００５４】
図７は、第２の実施形態における垂直シフトレジスタの動作を示すタイミングチャートである。
この図７に示すように、垂直クロック信号ＣＫＶ１，ＣＫＶ２は負論理で構成されているため、垂直ブランキング期間では、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＨレベルに固定する。
【００５５】
これにより、前述した第１の実施形態と同様の効果が得られる。
なお、上記第２の実施形態では、垂直クロック信号ＣＫＶ１，ＣＫＶ２を負論理で構成する場合について説明したが、水平クロック信号ＣＫＨ１，ＣＫＨ２を負論理で構成することもできる。この場合、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＨレベルに固定するようにすればよい。
【００５６】
なお、上記各実施形態においては、ブランキング期間にクロック信号をＬレベル（負論理の場合Ｈレベル）に固定する場合について説明したが、ブランキング期間中、パルス出力がなされても表示上問題がない場合には、クロック信号を固定する必要はない。
また、上記各実施形態においては、ＲＳ−ＦＦ回路のリセット信号Ｒとして、次段のシフトレジスタの出力パルスを入力する場合について説明したが、シフトパルスのスキャン方向の切り替えを行わないシフトレジスタの場合、２段以上後ろの出力パルスをリセット信号Ｒとして入力することもできる。例えば、次々段のシフトレジスタの出力パルスを入力するようにした場合、最終段１段前（Ｎ−１段目）のＲＳ−ＦＦ回路のリセット信号Ｒには、スタート信号もしくは最終段（Ｎ段目）の出力パルスを入力するようにすればよい。
【００５７】
さらに、上記各実施形態においては、２種類のクロック信号をシフトレジスタに入力する場合について説明したが、３種類以上のクロック信号を入力することもできる。
ここで、クロック信号をＫ種類（Ｋは２以上の整数）の信号とし、そのＫ種類のクロック信号がＲＳ−ＦＦ回路にそれぞれ（Ｋ−１）個おきに入力される構成とした場合、ＲＳ−ＦＦ回路のリセット信号Ｒとして、ｋ（１≦ｋ≦Ｋ）段後ろのシフトレジスタ出力パルスを入力するようにすれば、ＲＳ−ＦＦ毎に設けられたスイッチのオン期間に出力パルスが複数回出力されるのを防止するように当該オン期間を調整することができる。なお、この場合、（Ｎ−（ｋ−１））段目から（Ｎ−１）段目のＲＳ−ＦＦ回路のリセット信号Ｒとしては、スタート信号もしくは自段の１段後ろの出力パルスを入力するようにすればよい。
【００５８】
さらにまた、上記各実施形態においては、本発明を、液晶を用いた表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。
【図面の簡単な説明】
【００５９】
【図１】本実施形態における表示装置の構成を示すブロック図ある。
【図２】画素の構成を示す図である。
【図３】シフトレジスタの構成を概略的に示す回路図である。
【図４】ＲＳ−ＦＦの回路構成の一例を示す図である。
【図５】第１の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。
【図６】第２の実施形態におけるシフトレジスタの構成を概略的に示す回路図である。
【図７】第２の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。
【符号の説明】
【００６０】
１０…表示装置、２０…制御回路、３０…走査線駆動回路、３１…スイッチ、３２，３２´…ｎ型トランジスタ、３３…フリップフロップ部、３４…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、３５，３６…インバータ、４０…データ線駆動回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量
【技術分野】
【０００１】
本発明は、リセット・セット型のフリップフロップ（ＲＳ−ＦＦ）を備えるシフトレジスタ、及びこのシフトレジスタを用いた表示装置に関する。
【背景技術】
【０００２】
従来、シフトレジスタを構成するフリップフロップとして、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）が広く用いられている。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がＨレベルとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号がアクティブになることでリセットされて、出力信号がＬレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける。
【０００３】
このようなリセット・セット型フリップフロップを有するシフトレジスタ（ＲＳ−ＦＦ型シフトレジスタ）として、ｉ段目のフリップフロップのリセット端子へ入力するリセット信号に、（ｉ＋ｋ×Ｍ）段目（ｋ≧１、Ｍ≧２）のシフトレジスタ出力パルスを使用するというものが知られている（例えば、特許文献１参照）。
このように、リセット信号として後段のシフトレジスタ出力パルスを使用する場合、最終段のフリップフロップがリセットされることなくセット状態が維持され、シフトレジスタ出力パルスが出力され続ける状態となってしまう。
【０００４】
そこで、これを回避するために、上記特許文献１に記載のシフトレジスタでは、ダミー段を設け、このダミー段のシフトレジスタ出力パルスを、上記最終段のフリップフロップのリセット端子へ入力している。また、ダミー段のフリップフロップのリセット端子へは自段の出力パルスを入力している。
【特許文献１】特許第３５８８０２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載のシフトレジスタにあっては、ダミー段を設けることが必須となるため、駆動ラインの増大に伴い駆動周波数が増え、消費電力が増大すると共に、回路面積が増大するという欠点がある。
また、ダミー段を設けずに最終段のフリップフロップのリセット端子へ自段の出力パルスを入力するようにした場合には、当該最終段における出力パルスのオン期間を十分に確保することができない。そのため、高精細になるほどアクティブ期間が短くなり、データ書込み時間縮小による画質劣化が発生するおそれがある。
【０００６】
そこで、本発明は、低消費電力、回路面積縮小および画質劣化防止を実現することができるシフトレジスタ及び表示装置を提供することを課題としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係るシフトレジスタは、Ｎ（Ｎは２以上の整数）段のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、２段目からＮ段目までのフリップフロップのセット端子に、自段の１段前の前記出力パルスを入力し、１段目から（Ｎ−１）段目までのフリップフロップのリセット端子に、自段より後段の前記出力パルスを入力し、１段目のフリップフロップのセット端子、及びＮ段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴としている。
【０００８】
このように、後段の出力パルスをリセット信号として用いる場合、最終段のフリップフロップにはスタート信号をリセット信号として入力するので、ダミー段を設けることなく最終段のフリップフロップをリセットさせることができる。したがって、ダミー段を設けることに起因する回路面積の増大および消費電力の増大を防止することができる。また、リセット信号としてスタート信号を用いることで、最終段における出力パルスのオン期間を十分に確保することができる。
【０００９】
また、本発明に係るシフトレジスタは、上記において、前記クロック信号は正論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をロウレベルに固定することを特徴としている。
これにより、スタート信号をリセット信号として用いるフリップフロップから不要なパルス出力がなされるのを防止し、他段と同様のパルス出力を行うことができる。
【００１０】
さらに、本発明に係るシフトレジスタは、上記において、前記クロック信号は負論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をハイレベルに固定することを特徴としている。
これにより、スタート信号をリセット信号として用いるフリップフロップから不要なパルス出力がなされるのを防止し、他段と同様のパルス出力を行うことができる。
【００１１】
また、本発明に係るシフトレジスタは、上記において、１段目から（Ｎ−ｋ）段目（ｋは１以上の整数）までのフリップフロップのリセット端子に、自段のｋ段後ろの前記出力パルスを入力し、（Ｎ−（ｋ−１））段目からＮ段目までのフリップフロップのリセット端子に前記スタート信号を入力することを特徴としている。
これにより、例えば、次々段の出力パルスをリセット信号として用いる場合に、最終段の１段手前のフリップフロップを正常にリセットさせることができる。
【００１２】
さらに、本発明に係るシフトレジスタは、上記において、前記クロック信号はＫ種類（Ｋは２以上の整数）の位相の異なる信号であり、当該Ｋ種類のクロック信号が前記フリップフロップにそれぞれ（Ｋ−１）個おきに入力されるように構成されており、前記ｋは、前記Ｋ以下に設定されていることを特徴としている。
これにより、スイッチのオン期間を適切に調整することができる。すなわち、クロック信号をＫ種類の信号としたとき、上記ｋを１以上Ｋ以下に設定することで、上記スイッチのオン期間に出力パルスが複数回出力されるのを防止することができる。
【００１３】
さらに、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、上記の何れかのシフトレジスタを備えることを特徴としている。
【００１４】
これにより、低消費電力化および回路面積縮小化を実現した駆動回路を備える表示装置とすることができる。また、駆動回路に最終段における出力パルスのオン期間を十分に確保したシフトレジスタを備えることで、データ書込み時間を十分に確保することができ、画質劣化を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態における表示装置１０の構成を示すブロック図である。
表示装置１０は、例えば、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える液晶表示装置であって、図１に示すように、表示装置１０は、表示領域１００を有しており、この表示領域１００の周囲に、制御回路２０、走査線駆動回路３０、データ線駆動回路４０が配置されている。
【００１６】
液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。液晶パネルの素子基板には、後述する画素のスイッチング素子が共通プロセスによって形成されるとともに、走査線駆動回路３０とデータ線駆動回路４０とが、素子基板上にＳＯＧ（System On Glass）の技術により形成されている。そして、走査線駆動回路３０やデータ線駆動回路４０には、各種の制御信号が素子基板上にＣＯＧ技術等により実装されている制御回路２０から供給される。
【００１７】
液晶パネルが有する表示領域１００には、複数（Ｎ本）の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数（Ｍ本）のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
【００１８】
次に、画素１１０の詳細な構成について説明する。
図２は、画素１１０の構成を示す図である。ここでは、ｎ行及びこれに隣接する（ｎ＋１）行と、ｍ列との交差に対応する計２画素分の構成を示している。
なお、ｎは、画素１１０が配列する行を一般的に示す場合の記号であり、ｍは、画素１１０が配列する列を一般的に示す場合の記号である。
【００１９】
この図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端である画素電極に接続されている。
【００２０】
また、画素容量１２０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、制御回路２０からコモン信号Ｖｃｏｍが供給される。
画素容量１２０は、画素電極とコモン電極１０８とで誘電体の一種である液晶を挟持しており、画素電極とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
【００２１】
説明を再び図１に戻すと、制御回路２０は、上記制御信号として、走査線駆動回路３０に垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ１，ＣＫＶ２を出力すると共に、データ線駆動回路４０に水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ１，ＣＫＨ２を出力する。なお、垂直スタート信号ＳＴＶは、走査線駆動回路３０を駆動させるための信号であり、水平スタート信号ＳＴＨは、データ線駆動回路４０を駆動させるための信号である。
【００２２】
ここで、垂直クロック信号ＣＫＶ１とＣＫＶ２とは正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。なお、水平クロック信号ＣＫＨ１，ＣＫＨ２についても同様である。
走査線駆動回路３０は、垂直シフトレジスタと、走査線１１２毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスタからの駆動信号に応じて駆動されることで、対応する走査線１１２に駆動電圧を印加するように構成されている。
【００２３】
また、データ線駆動回路４０は、水平シフトレジスタと、データ線１１４毎に設けられた複数のサンプルホールド回路とを備えて構成されている。データ線駆動回路４０は、制御回路２０から入力された映像信号Ｄａから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。
【００２４】
以上のように構成された表示装置１０の基本動作は次のようになる。
走査線駆動回路３０の垂直シフトレジスタは、制御回路２０から入力される垂直スタート信号ＳＴＶに応じ、表示領域１００における最上段の走査線１１２に対応するスイッチング回路に駆動信号を出力する。
また、垂直シフトレジスタは、同じく制御回路２０から入力される垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線１１２に駆動電圧を印加する。
【００２５】
これに対して、データ線駆動回路４０の水平シフトレジスタは、制御回路２０から入力される水平スタート信号ＳＴＨに応じ、表示領域１００における最左列のデータ線１１４に対応するサンプルホールド回路に駆動信号を出力する。
また水平シフトレジスタは、同じく制御回路２０から入力される水平クロック信号ＣＫＨ１，ＣＫＨ２の立ち上げ／立ち下げに同期して、表示領域１００の最左列のデータ線１１４から最右列のデータ線１１４に向けて、駆動信号を出力するサンプルホールド回路を順次移行する。水平シフトレジスタから駆動信号の入力されたサンプルホールド回路は、映像信号から画素に表示する画像データをサンプリングするとともに、適宜な期間、その画像データを保持する。このサンプルホールド回路に保持された画像データは、適宜なタイミングで対応するデータ線１１４に供給される。
【００２６】
次に、走査線駆動回路３０の垂直シフトレジスタの構成について説明する。
図３は、垂直シフトレジスタの構成を概略的に示す回路図である。
この図３に示すように、垂直シフトレジスタは、走査線１１２の本数に対応するＮ段からなり、互いに位相の異なる２種類の垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段に交互に入力される。ここでは、奇数段には垂直クロック信号ＣＫＶ１が入力され、偶数段には垂直クロック信号ＣＫＶ２が入力されるようになっている。
【００２７】
各段のシフトレジスタは、それぞれスイッチ３１と、ｎ型トランジスタ３２と、フリップフロップ部３３とを備えている。フリップフロップ部３３は、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）３４と、インバータ３５，３６とから構成されている。
ＲＳ−ＦＦ３４は、前段のシフトレジスタの出力パルス（初段は垂直スタート信号ＳＴＶ）がセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑおよび／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。
【００２８】
これら出力信号Ｑおよび／Ｑは、各ＲＳ−ＦＦ３４に対応して設けられたスイッチ３１に入力される。また、出力信号／Ｑはｎ型トランジスタ３２にも入力される。
さらに、ＲＳ−ＦＦ３４には、次段のシフトレジスタの出力パルス（最終段は垂直スタート信号ＳＴＶ）がリセット信号Ｒとして入力されるようになっており、このリセット信号Ｒが入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。
【００２９】
図４は、ＲＳ−ＦＦ３４の回路構成の一例を示す図である。
このＲＳ−ＦＦ３４は、図４に示すように、セット・リセット用のｎ型トランジスタＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスタＴｒ９、及びインバータ３７，３８を備えた構成となっている。
【００３０】
トランジスタＴｒ１及びＴｒ２のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ３及びＴｒ４のゲートはリセット端子に接続され、リセット信号Ｒが印加される。また、トランジスタＴｒ５及びＴｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスタＴｒ７及びＴｒ８のゲートにはスキャン方向切替信号ＸＵＤが印加され、トランジスタＴｒ９のゲートには初期化信号ＲＳＴ（パネル初期化信号）が印加される。
【００３１】
この図４に示すＲＳ−ＦＦ３４は、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとすることで、シフトパルスのスキャン方向を正スキャン（図３の左→右）、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとすることで、シフトパルスのスキャン方向を逆スキャン（図３の右→左）に切り替えることが可能な構成となっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図４のセット端子がリセット端子となり、リセット端子がセット端子となる。すなわち、トランジスタＴｒ３及びＴｒ４のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ１及びＴｒ２のゲートはリセット端子に接続され、リセット信号Ｒが印加されることになる。
【００３２】
また、このＲＳ−ＦＦ３４は、例えば、電源投入直後にＲＳＴ＝Ｈレベルとすることで、トランジスタＴｒ９を導通状態とし、ラッチ部のノードをＬレベルに固定することが可能な構成となっている。
このような構成により、ＲＳ−ＦＦ３４は、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。
【００３３】
なお、ここではＲＳ−ＦＦ３４を図４に示す回路構成とする場合について説明したが、上述した動作を行うリセット・セット型フリップフロップであればよく、これに限定されるものではない。
スイッチ３１は、出力信号Ｑおよび／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１もしくはＣＫＶ２が、インバータ３５，３６を介して出力パルスＧａｔｅとして出力される。即ち、スイッチ３１のオン期間に、クロック信号ＣＫＶ１もしくはＣＫＶ２と同期して、当該クロック信号ＣＫＶ１もしくはＣＫＶ２と同じパルス幅の出力パルスＧａｔｅが出力されることになる。
【００３４】
一方、出力信号Ｑおよび／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となってスイッチ３１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスタ３２が導通状態となるため、Ｌレベルとなる出力パルスＧａｔｅが出力されることになる。
【００３５】
次に、走査線駆動回路３０の垂直シフトレジスタの動作について説明する。
図５は、垂直シフトレジスタの動作を示すタイミングチャートである。
図５において、ＲＳ−ＦＦ３４には、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルが入力され、シフトパルスのスキャン方向は正スキャン（図３の左→右）になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを括弧書きで説明する。
【００３６】
この図５に示すように、時刻ｔ１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目（逆スキャンの場合、Ｎ段目）のスイッチ３１がオン状態となる。
したがって、時刻ｔ２で垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）がＨレベルとなると、この垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）に同期して出力パルスＧａｔｅ１（逆スキャンの場合、ＧａｔｅＮ）＝Ｈレベルが出力される。また、このとき、１段目（逆スキャンの場合、Ｎ段目）のシフトレジスタの出力パルスＧａｔｅ１（逆スキャンの場合、ＧａｔｅＮ）が２段目（逆スキャンの場合、Ｎ−１段目）のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、時刻ｔ２で２段目（逆スキャンの場合、Ｎ−１段目）のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２（逆スキャンの場合、ＱＮ−１）＝Ｈレベルが出力される。これにより、２段目（逆スキャンの場合、Ｎ−１段目）のスイッチ３１がオン状態となる。
【００３７】
その後、時刻ｔ３で垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）がＨレベルとなると、この垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）に同期して出力パルスＧａｔｅ２（逆スキャンの場合、ＧａｔｅＮ−１）＝Ｈレベルが出力される。また、このとき、２段目（逆スキャンの場合、Ｎ−１段目）の出力パルスＧａｔｅ２（逆スキャンの場合、ＧａｔｅＮ−１）が１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４のリセット端子にリセット信号Ｒとして入力されることから、時刻ｔ３で１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１（逆スキャンの場合、ＱＮ）がＬレベルとなる。これにより、１段目（逆スキャンの場合、Ｎ段目）のスイッチ３１はオフ状態となる。
【００３８】
同様に、２段目（逆スキャンの場合、Ｎ−１段目）のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）＝Ｈレベルとなる時刻ｔ４でリセット状態となり、この時刻ｔ４で出力信号Ｑ２（逆スキャンの場合、ＱＮ−１）＝Ｌレベルに変化する。
この動作を、（Ｎ−１）段目（逆スキャンの場合、２段目）のシフトレジスタまで繰り返す。すなわち、（Ｎ−１）段目（逆スキャンの場合、２段目）では、前段の（Ｎ−２）段目（逆スキャンの場合、３段目）のシフトレジスタの出力パルスＧａｔｅＮ−２（逆スキャンの場合、Ｇａｔｅ３段目）がＨレベルとなる時刻ｔ５でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ−１（逆スキャンの場合、Ｑ２）＝Ｈレベルが出力される。そして、時刻ｔ６で垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）＝Ｈレベルとなると、出力パルスＧａｔｅＮ−１（逆スキャンの場合、Ｇａｔｅ２）＝Ｈレベルが出力される。その後、時刻ｔ７で、後段のＮ段目（逆スキャンの場合、１段目）（最終段）のシフトレジスタからの出力パルスＱＮ（逆スキャンの場合、Ｑ１）がＨレベルとなると、（Ｎ−１）段目（逆スキャンの場合、２段目）のＲＳ−ＦＦ３４がリセット状態となって、出力信号ＱＮ−１（逆スキャンの場合、Ｑ２）がＬレベルとなる。
【００３９】
最終段では、前段の（Ｎ−１）段目（逆スキャンの場合、２段目）のシフトレジスタの出力パルスＧａｔｅＮ−１（逆スキャンの場合、Ｇａｔｅ２）がＨレベルとなる時刻ｔ６でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ（逆スキャンの場合、Ｑ１）＝Ｈレベルが出力される。そして、時刻ｔ７で垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）＝Ｈレベルとなると、出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）＝Ｈレベルが出力される。その後は、リセット信号Ｒが入力されるまで出力信号ＱＮ（逆スキャンの場合、Ｑ１）＝Ｈレベルを維持する。
【００４０】
本実施形態では、最終段のＲＳ−ＦＦ３４のリセット端子に入力するリセット信号Ｒとして、垂直スタート信号ＳＴＶを使用している。したがって、最終段のＲＳ−ＦＦ３４は、垂直スタート信号ＳＴＶ＝Ｈレベルとなる時刻ｔ８でリセット状態となり、出力信号ＱＮ（逆スキャンの場合、Ｑ１）がＬレベルに変化することになる。
このように、出力信号ＱＮ（逆スキャンの場合、Ｑ１）は時刻ｔ６から時刻ｔ８までの期間Ｈレベルとなり、その間、最終段のスイッチ３１はオン状態を維持する。最終段のスイッチ３１がオン状態である間は、垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）に応じた出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）が出力され続けることになるので、この間の不要なパルス出力を無くすために、本実施形態では、時刻ｔ７で出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）が出力された後、次の垂直スタート信号ＳＴＶがＨレベルとなるまでの期間（垂直ブランキング期間）、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定する。
【００４１】
ここでは、ＩＣ側の設定により垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定するものとする。なお、パネル側にＡＮＤ回路等を設け、垂直クロック信号ＣＫＶ１，ＣＫＶ２と、垂直ブランキング期間に「０」となるイネーブル信号とのＡＮＤを取ることで、当該垂直ブランキング期間に垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定することもできる。但し、この場合、ＡＮＤ回路を設ける必要があり、その分回路面積が増大するので、ＩＣ側で垂直クロック信号ＣＫＶ１，ＣＫＶ２のレベル設定を行うことが望ましい。
【００４２】
ところで、ＲＳ−ＦＦ型シフトレジスタでは、リセット信号Ｒとして次段もしくは次々段のシフトレジスタの出力パルスを使用するのが一般的であるが、このような構成の場合、最終段もしくは最終段の１段手前のＲＳ−ＦＦ回路のリセット信号が入力できずセット状態が維持され続けることになる。そこで、これを回避するために、ダミー段を設け、このダミー段のシフトレジスタの出力パルスを、最終段もしくは最終段１段手前のフリップフロップのリセット端子へ入力するというものがある。
【００４３】
しかしながら、この場合、ダミー段を設けることで駆動ラインが増大し、これに伴い駆動周波数が増え、消費電力が増大してしまう。さらに、回路面積が増大するという欠点もある。
また、ダミー段を設けずに、最終段のフリップフロップのリセット端子へ自段のシフトレジスタ出力パルスを入力するようにした場合、最終段の出力パルスのオン期間を十分に確保することができない。そのため、高精細になるほどアクティブ期間が短くなり、データ書込み時間縮小による画質劣化が発生する。
【００４４】
これに対して、本実施形態では、最終段のＲＳ−ＦＦ回路のリセット信号Ｒとして、１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ回路のセット信号Ｓである垂直スタート信号ＳＴＶを用いるので、ダミー段を設けることなく最終段を正常にリセット状態とすることができると共に、最終段の出力パルスのオン期間を十分に確保することができる。また、このとき、ブランキング期間中に垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定するので、最終段から正常な出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）を出力させることができる。
【００４５】
次に、図１におけるデータ線駆動回路４０の水平シフトレジスタの構成について説明する。
水平シフトレジスタは、図３に示す垂直シフトレジスタと同様の構成を有する。ただし、水平シフトレジスタでは、垂直クロック信号ＣＫＶ１，ＣＫＶ２に代えて、互いに位相の異なる２種類の水平クロック信号ＣＫＨ１，ＣＫＨ２が各段に交互に入力されることになる。また、１段目のＲＳ−ＦＦ回路のセット端子、および最終段のＲＳ−ＦＦ回路のリセット端子には、それぞれ垂直スタート信号ＳＴＶに代えて水平スタート信号ＳＴＨが入力される。
【００４６】
また、水平ブランキング期間には、水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定するものとする。
このような構成により、水平シフトレジスタは、水平スタート信号ＳＴＨが入力されることで、水平クロック信号ＣＫＨ１，ＣＫＨ２に同期して、サンプルホールド回路に対して順次出力パルスを出力することができる。
【００４７】
また、このとき、水平シフトレジスタの最終段のＲＳ−ＦＦ回路は、水平スタート信号ＳＴＨによって正常にリセット状態とすることができる。さらに、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定することで、最終段から不要なパルス出力がなされるのを防止することができる。
【００４８】
このように、上記第１の実施形態では、１段目のＲＳ−ＦＦに入力するセット信号を、最終段のＲＳ−ＦＦに入力するリセット信号として用いるので、新たに回路や制御信号を設けることなく、最終段のＲＳ−ＦＦを正常にリセット状態とすることができる。したがって、従来のようなダミー段を設ける必要がなくなり、消費電力の増大や回路面積の増大を防止することができる。また、最終段のＲＳ−ＦＦのリセット信号としてスタート信号を用いることで、最終段の出力パルスのオン期間を十分に確保することができ、データ書込み期間を確保して画質劣化を防止することができる。
【００４９】
さらに、ブランキング期間にクロック信号をＬレベルに固定するので、最終段から不要なパルス出力がなされるのを防止し、適正な動作を行うシフトレジスタとすることができる。
また、２種類のクロック信号をＲＳ−ＦＦにそれぞれ１個おきに入力し、１段後ろの出力パルスを自段のＲＳ−ＦＦのリセット信号として入力するので、ＲＳ−ＦＦ毎に設けられたスイッチのオン期間に出力パルスが複数回出力されるのを防止することができる。そのため、このシフトレジスタを走査線駆動回路に用いた場合でも正常に動作させることができる。
【００５０】
さらに、２種類のクロック信号を正論理の信号をし、Ｈレベルとなる期間が互いに重ならないように設定するので、隣接する段から出力される出力パルスを互いに重ならないようにすることができる。
【００５１】
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、クロック信号を負論理で構成したものである。
すなわち、垂直クロック信号ＣＫＶ１とＣＫＶ２とは負論理の信号であり、互いのＬレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＬレベルの期間がＨレベルの期間より短く設定されている。
【００５２】
図６は、第２の実施形態における垂直シフトレジスタの構成を概略的に示す回路図である。
図６に示すように、フリップフロップ部３３は、図３のフリップフロップ部３３におけるインバータ３６が削除された構成となっている。このような構成により、各段のシフトレジスタは、スイッチ３１がオン状態となっているとき、クロック信号ＣＫＶ１もしくはＣＫＶ２をインバータ３５で反転させて出力パルスＧａｔｅとして出力する。
【００５３】
また、本実施形態では、ｎ型トランジスタ３２に代えてｐ型トランジスタ３２´が設けられており、ｐ型トランジスタ３２´のゲートには出力信号Ｑが入力されるようになっている。これにより、Ｑ＝Ｌレベルのとき、ｐ型トランジスタ３２´が導通状態となって、インバータ３５を介してＬレベルとなる出力パルスＧａｔｅが出力される。
【００５４】
図７は、第２の実施形態における垂直シフトレジスタの動作を示すタイミングチャートである。
この図７に示すように、垂直クロック信号ＣＫＶ１，ＣＫＶ２は負論理で構成されているため、垂直ブランキング期間では、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＨレベルに固定する。
【００５５】
これにより、前述した第１の実施形態と同様の効果が得られる。
なお、上記第２の実施形態では、垂直クロック信号ＣＫＶ１，ＣＫＶ２を負論理で構成する場合について説明したが、水平クロック信号ＣＫＨ１，ＣＫＨ２を負論理で構成することもできる。この場合、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＨレベルに固定するようにすればよい。
【００５６】
なお、上記各実施形態においては、ブランキング期間にクロック信号をＬレベル（負論理の場合Ｈレベル）に固定する場合について説明したが、ブランキング期間中、パルス出力がなされても表示上問題がない場合には、クロック信号を固定する必要はない。
また、上記各実施形態においては、ＲＳ−ＦＦ回路のリセット信号Ｒとして、次段のシフトレジスタの出力パルスを入力する場合について説明したが、シフトパルスのスキャン方向の切り替えを行わないシフトレジスタの場合、２段以上後ろの出力パルスをリセット信号Ｒとして入力することもできる。例えば、次々段のシフトレジスタの出力パルスを入力するようにした場合、最終段１段前（Ｎ−１段目）のＲＳ−ＦＦ回路のリセット信号Ｒには、スタート信号もしくは最終段（Ｎ段目）の出力パルスを入力するようにすればよい。
【００５７】
さらに、上記各実施形態においては、２種類のクロック信号をシフトレジスタに入力する場合について説明したが、３種類以上のクロック信号を入力することもできる。
ここで、クロック信号をＫ種類（Ｋは２以上の整数）の信号とし、そのＫ種類のクロック信号がＲＳ−ＦＦ回路にそれぞれ（Ｋ−１）個おきに入力される構成とした場合、ＲＳ−ＦＦ回路のリセット信号Ｒとして、ｋ（１≦ｋ≦Ｋ）段後ろのシフトレジスタ出力パルスを入力するようにすれば、ＲＳ−ＦＦ毎に設けられたスイッチのオン期間に出力パルスが複数回出力されるのを防止するように当該オン期間を調整することができる。なお、この場合、（Ｎ−（ｋ−１））段目から（Ｎ−１）段目のＲＳ−ＦＦ回路のリセット信号Ｒとしては、スタート信号もしくは自段の１段後ろの出力パルスを入力するようにすればよい。
【００５８】
さらにまた、上記各実施形態においては、本発明を、液晶を用いた表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。
【図面の簡単な説明】
【００５９】
【図１】本実施形態における表示装置の構成を示すブロック図ある。
【図２】画素の構成を示す図である。
【図３】シフトレジスタの構成を概略的に示す回路図である。
【図４】ＲＳ−ＦＦの回路構成の一例を示す図である。
【図５】第１の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。
【図６】第２の実施形態におけるシフトレジスタの構成を概略的に示す回路図である。
【図７】第２の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。
【符号の説明】
【００６０】
１０…表示装置、２０…制御回路、３０…走査線駆動回路、３１…スイッチ、３２，３２´…ｎ型トランジスタ、３３…フリップフロップ部、３４…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、３５，３６…インバータ、４０…データ線駆動回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量
【特許請求の範囲】
【請求項１】
Ｎ（Ｎは２以上の整数）段のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、
２段目からＮ段目までのフリップフロップのセット端子に、自段の１段前の前記出力パルスを入力し、１段目から（Ｎ−１）段目までのフリップフロップのリセット端子に、自段より後段の前記出力パルスを入力し、１段目のフリップフロップのセット端子、及びＮ段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴とするシフトレジスタ。
【請求項２】
前記クロック信号は正論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をロウレベルに固定することを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記クロック信号は負論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をハイレベルに固定することを特徴とする請求項１に記載のシフトレジスタ。
【請求項４】
１段目から（Ｎ−ｋ）段目（ｋは１以上の整数）までのフリップフロップのリセット端子に、自段のｋ段後ろの前記出力パルスを入力し、（Ｎ−（ｋ−１））段目からＮ段目までのフリップフロップのリセット端子に前記スタート信号を入力することを特徴とする請求項１〜３の何れか１項に記載のシフトレジスタ。
【請求項５】
前記クロック信号はＫ種類（Ｋは２以上の整数）の位相の異なる信号であり、当該Ｋ種類のクロック信号が前記フリップフロップにそれぞれ（Ｋ−１）個おきに入力されるように構成されており、前記ｋは、前記Ｋ以下に設定されていることを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、
前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、
選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、
前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、前記請求項１〜５の何れか１項に記載のシフトレジスタを備えることを特徴とする表示装置。
【請求項１】
Ｎ（Ｎは２以上の整数）段のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、
２段目からＮ段目までのフリップフロップのセット端子に、自段の１段前の前記出力パルスを入力し、１段目から（Ｎ−１）段目までのフリップフロップのリセット端子に、自段より後段の前記出力パルスを入力し、１段目のフリップフロップのセット端子、及びＮ段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴とするシフトレジスタ。
【請求項２】
前記クロック信号は正論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をロウレベルに固定することを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記クロック信号は負論理の信号であって、Ｎ段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をハイレベルに固定することを特徴とする請求項１に記載のシフトレジスタ。
【請求項４】
１段目から（Ｎ−ｋ）段目（ｋは１以上の整数）までのフリップフロップのリセット端子に、自段のｋ段後ろの前記出力パルスを入力し、（Ｎ−（ｋ−１））段目からＮ段目までのフリップフロップのリセット端子に前記スタート信号を入力することを特徴とする請求項１〜３の何れか１項に記載のシフトレジスタ。
【請求項５】
前記クロック信号はＫ種類（Ｋは２以上の整数）の位相の異なる信号であり、当該Ｋ種類のクロック信号が前記フリップフロップにそれぞれ（Ｋ−１）個おきに入力されるように構成されており、前記ｋは、前記Ｋ以下に設定されていることを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、
前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、
選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、
前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、前記請求項１〜５の何れか１項に記載のシフトレジスタを備えることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−４９７２１（Ｐ２０１０−４９７２１Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１０３６３（Ｐ２００８−２１０３６３）
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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