ジッタ測定回路および半導体回路装置
【課題】回路規模を大きくすることなく、ジッタ量の測定精度を高くする。
【解決手段】ストローブ発生部２は、許容ジッタ値に相当するパルス幅を有するクロック信号ＦＲを入力して、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力し、タイミング検出部３は、トリガ選択部５によってトリガ信号Ｆとして選択されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つに基づいて、被試験信号ＣＫのエッジタイミングを検出し、ジッタ判別部４は検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別する。トリガ選択部５は、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲外と判定された場合、別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎをトリガ信号Ｆとして選択して出力する。
【解決手段】ストローブ発生部２は、許容ジッタ値に相当するパルス幅を有するクロック信号ＦＲを入力して、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力し、タイミング検出部３は、トリガ選択部５によってトリガ信号Ｆとして選択されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つに基づいて、被試験信号ＣＫのエッジタイミングを検出し、ジッタ判別部４は検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別する。トリガ選択部５は、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲外と判定された場合、別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎをトリガ信号Ｆとして選択して出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験信号のジッタ値を設定された許容ジッタ値に基づいて測定するためのジッタ測定回路および半導体回路装置に関し、とくに出荷試験等の外部試験装置が使いにくい環境でジッタに関する試験を実施可能なジッタ測定回路および半導体回路装置に関する。
【背景技術】
【０００２】
半導体回路装置で生成されるクロック信号などは、ノイズをはじめとして様々な原因によってジッタが発生する。ジッタとは、クロック信号やサンプリングデータなどのように、周期的に立ち上がりと立下りを繰り返す信号において、エッジタイミングが前後する“揺らぎ”を意味する。ここでジッタが問題となるのは、たとえば、クロック信号のパルス幅に生じる揺らぎの大きさによっては、回路動作に不具合が生じるからである。こうしたジッタの大きさは、周期的なクロック信号などに加わるノイズ要因としての変調波の振幅によって表現することができる。
【０００３】
従来から、このようなジッタ量の測定方法としては、オシロスコープなどを用いて被測定信号のサンプリングを行って測定していたが、オシロスコープの操作には時間を要することや、その測定結果に誤差が生じやすいことから、専用の試験装置などが開発されている（たとえば、特許文献１参照）。
【０００４】
また、被測定信号のジッタを測定する場合、被測定信号を複数回出力し、それぞれの被測定信号に対してわずかずつ位相の異なる多相ストローブ信号を生成し、被測定信号を位相の異なるストローブにより走査して被測定信号のエッジを検出している。ところが、この手順を繰り返し行い、被測定信号のエッジを複数回検出することにより、被測定信号のジッタを測定するやり方では、膨大な測定時間が必要であり、しかも複数回出力した被測定信号から、一つのエッジを検出するため、被測定信号のジッタを精度よく測定できなかった。
【０００５】
そこで、たとえば、特許文献２に記載されたジッタ測定装置では、それぞれクロック信号の値の変化点を、マルチストローブにより検出することで、一の変化点を検出するだけで複数回クロック信号を測定する必要がなくなって、ジッタ測定にかかる時間を大幅に短縮するようにしている。このジッタ測定装置は、一のクロック信号から一の変化点を検出するため、精度よく変化点を検出することができ、精度よく被測定信号のジッタを測定することができ、試験装置は電子デバイスの良否を精度よく判定することができるというものである。
【０００６】
ところで、こうしたジッタ量を解析する測定装置では、その測定精度を決めるものは主に多相ストローブ発生回路の性能であって、この回路部分からできるだけ狭い間隔でストローブ信号を出力することが必要である。また、検出可能なジッタの振幅値が制御クロックの周波数に依存していること、そして検出対象とするジッタ振幅値（ジッタ量）は容易に変更することができない。
【０００７】
こうしたことから、たとえば、特許文献３には、変化点検出回路によって生成された入力データの変化点信号と、入力データと周波数が同一の入力クロックからｍ相クロック生成回路によって生成されたｍ相クロックとの位相比較を行うジッタ検出回路の発明が開示されている。このジッタ検出回路は、位相比較回路により入力データの変化点位相情報を数値化（ｍ値に変換）し、その数値の変動量をジッタ振幅値算出回路により求め位相比較回路と同様にｍ値で表す方式であるために、検出対象とするジッタ振幅値を容易に変更することを可能にするものである。
【特許文献１】特開２００５−１８９０９３号公報（段落番号［０００９］〜［００１７］、図１〜３）
【特許文献２】特開２００４−１２５５５２号公報（段落番号［００１６］〜［００１９］、図１）
【特許文献３】特開２０００−１１１５８７号公報（段落番号［００１９］〜［００２５］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来技術において、ジッタ検出の精度を高めるためにストローブ信号の間隔を小さくするには、信号一周期当たりのストローブ信号の数を増やさなければならない。したがって、そのためには多相ストローブ信号を生成する回路だけではなく、同時にサンプリング回路や、ジッタ判別回路等の回路要素の規模も大きくしなければならない。このように、ジッタ量の測定精度を高めるためには、その回路規模が大きくなってしまうという問題があった。
【０００９】
また、半導体回路装置から出力されるクロック信号などを出荷試験等に際してジッタ量を測定して、それが一定の許容値に収まっているかどうかによって、製品の良否を判断することがある。こうした半導体回路装置の試験では、短時間に大量のデータを測定する必要があるため、外部の測定装置によってジッタ量を計測するのは現実的でない。そこで、半導体回路装置に従来のジッタ測定回路を入れ込むことになるが、そうした場合にはジッタ量の測定精度か、あるいは半導体回路装置の回路規模のどちらかを優先して設計する必要があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、回路規模を大きくすることなしにジッタ量の測定精度を高くすることができるジッタ測定回路および、そのようなジッタ測定回路を内蔵した半導体回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記問題を解決するために、本発明者は、図１に示すような、被試験信号ＣＫのジッタ値を、設定された許容ジッタ値に基づいて測定するためのジッタ測定回路を提案する。このジッタ測定回路は、許容ジッタ値に相当するパルス幅を有するクロック信号ＦＲを入力して、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力するストローブ発生部２と、ストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つに基づいて被試験信号ＣＫのエッジタイミングを検出するタイミング検出部３と、タイミング検出部３で検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別するジッタ判別部４と、タイミング検出部３へのトリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つを選択するとともに、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲外と判定された場合、選択されたトリガ信号Ｆとは別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを選択して出力するトリガ選択部５と、を備えたことを特徴としている。
【００１２】
上記の構成によれば、ストローブ発生部２は、許容ジッタ値に相当するパルス幅を有するクロック信号ＦＲを入力して、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力し、タイミング検出部３は、トリガ選択部５によってトリガ信号Ｆとして選択されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つに基づいて、被試験信号ＣＫのエッジタイミングを検出し、ジッタ判別部４は検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別する。トリガ選択部５は、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲外と判定された場合、別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎをトリガ信号Ｆとして選択して出力する。
【発明の効果】
【００１３】
本発明によれば、従来のジッタ測定方法と同等の精度でジッタの判定をすることができるだけでなく、その回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、本実施の形態のジッタ測定回路の概略の構成を示すブロック図である。
ジッタ測定回路は、クロック信号生成部１、ストローブ発生部２、タイミング検出部３、ジッタ判別部４、トリガ選択部５を有している。
【００１５】
クロック信号生成部１は、許容ジッタ値に相当するパルス幅でクロック信号ＦＲを生成する。なお、クロック信号ＦＲは、ジッタ測定回路の外部で生成して入力するようにしてもよい。
【００１６】
ストローブ発生部２は、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力する。
タイミング検出部３は、トリガ選択部５によってストローブ信号Ｓｔｂ１〜Ｓｔｂｎから選択されたトリガ信号Ｆに基づいて、被試験信号ＣＫのエッジタイミングを検出する。
【００１７】
ジッタ判別部４は、タイミング検出部３で検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別する。具体的な判別方法については、後述する。
図２は、本実施の形態のジッタ測定回路におけるジッタ判別部の概略の構成を示すブロック図である。
【００１８】
ジッタ判別部４は、判定部４ａと、カウンタ部４ｂを有している。
判定部４ａは、エッジタイミングの検出信号Ａ，Ｂに基づいてジッタ値が許容ジッタ値の範囲内か否かの判定信号Ｃを繰り返し出力する。
【００１９】
カウンタ部４ｂは、判定信号Ｃを検出するとともに、選択されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎであるトリガ信号Ｆの波数をカウントして、波数が所定数（ｍ）を超えても、ジッタ値が許容ジッタ値の範囲外とする判定信号Ｃを検出しないとき、被試験信号ＣＫの合格信号Ｄを出力する。
【００２０】
図１のトリガ選択部５は、タイミング検出部３へのトリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つを選択するとともに、エッジタイミングが許容ジッタ値の範囲外と判定された場合、当該選択されたトリガ信号Ｆとは別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを選択して出力する。
【００２１】
図３は、本実施の形態のジッタ測定回路におけるトリガ選択部の概略の構成を示すブロック図である。
トリガ選択部５は、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから特定位相のものをトリガ信号Ｆとしてタイミング検出部３およびジッタ判別部４に出力するセレクタ部５ａと、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲内とされたときセレクタ部５ａから出力されるトリガ信号Ｆを維持するとともに、許容ジッタ値の範囲外とされたときトリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎの中から別の位相を有するものに切り替えるコントロール部５ｂとを備えている。
【００２２】
また、エッジタイミングが複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎのすべてについて許容ジッタ値の範囲外と判定されたとき、コントロール部５ｂからエラー信号Ｅを出力するようにしてもよい。
【００２３】
また、コントロール部５ｂからセレクタ部５ａに、セレクタ信号Ｓが出力されている。このセレクタ信号Ｓによって、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから順次、位相の遅れたトリガ信号Ｆが選択される。
【００２４】
以下、図１で示したジッタ測定回路の動作の概略を説明する。
まず、クロック信号生成部１は、仕様に基づいた許容ジッタ値に相当するパルス幅でクロック信号ＦＲを生成する。ストローブ発生部２は、クロック信号ＦＲを入力すると、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力する。トリガ選択部５は、入力されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれかをトリガ信号Ｆとして選択して出力する。タイミング検出部３は、トリガ信号に基づいて、被試験信号ＣＫのエッジタイミングを検出する。そして、ジッタ判別部４は、タイミング検出部３で検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別し、範囲外であると判定された場合には、その旨の判定信号Ｃをトリガ選択部５に送る。これにより、トリガ選択部５は、トリガ信号Ｆとして選択中のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを変更して、別の一つを選択して出力する。
【００２５】
上記の構成によれば、従来のジッタ測定方法と同等の精度でジッタの判定をすることができるだけでなく、ストローブ信号Ｓｔｂ１〜Ｓｔｂｎを一つずつ扱えるので、タイミング検出部３やジッタ判別部４などの回路規模を抑えることができ、全体の回路規模を縮小することができる。
【００２６】
つぎに、このジッタ測定回路を内蔵した半導体回路装置を例にして、本実施の形態のジッタ測定回路を詳細に説明する。
図４は、実施の形態に係る半導体回路装置に内蔵されたジッタ測定回路を示す回路ブロック図である。
【００２７】
ジッタ測定回路１０は、ジッタ成分を含む被試験信号ＣＫが供給される入力端子ＣＫＩＮとクロック信号ＦＲが供給される入力端子ＦＲＩＮ、および２つの出力端子ＯＵＴ，ＥＲＲＯＵＴを備えている。このジッタ測定回路１０は、被試験信号ＣＫに基づいて所定の動作を実行する半導体回路装置内部に形成されており、この被試験信号ＣＫのジッタ値を、クロック信号ＦＲによって設定された許容ジッタ値に基づいて測定して、その測定結果が合格信号Ｄとして出力端子ＯＵＴから出力される。また、出力端子ＥＲＲＯＵＴからはエラー信号Ｅが出力される。
【００２８】
このようなジッタ測定回路１０を内蔵した半導体回路装置では、特別の外部試験装置を用意しなくても、半導体回路装置で生成された被試験信号ＣＫのジッタに関する試験が行えるものである。
【００２９】
入力端子ＦＲＩＮからジッタ測定回路１０に供給されているクロック信号ＦＲは、半導体回路装置内部の図示しないクロック信号生成回路によって生成されているか、あるいは半導体回路装置の外部から供給されている。このクロック信号生成回路は、図１のクロック信号生成部１に相当するものであって、クロック信号ＦＲのパルス幅は、半導体回路装置の外部から調整可能であり、適宜に被試験信号ＣＫに応じた周期、およびパルス幅の信号波形として生成できる。
【００３０】
いま、このクロック信号ＦＲは、被試験信号ＣＫに対応する周期で、かつ被試験信号ＣＫの許容ジッタ値に相当するパルス幅を有する信号として多相ストローブ発生回路２１に供給されているものとする。
【００３１】
多相ストローブ発生回路２１は、図１のストローブ発生部２に相当するものであって、ここからクロック信号ＦＲを基準とするｎ通りに、位相の異なるｎ本のストローブ信号Ｓｔｂ１〜Ｓｔｂｎが出力されている。これらのストローブ信号Ｓｔｂ１〜Ｓｔｂｎは、図１のトリガ選択部５に相当するトリガ選択回路５０のセレクタ回路５１に出力され、後述するセレクタ信号Ｓによって特定の位相を有するストローブ信号がトリガ信号Ｆとして選択される。
【００３２】
タイミング検出回路３０は、図１のタイミング検出部３に相当するものであって、２つのＮＯＲ回路３１，３２から構成されている。このタイミング検出回路３０は、ＮＯＲ回路３１，３２によって被試験信号ＣＫの立ち上がりエッジのタイミングを検出する論理回路を構成している。
【００３３】
タイミング検出回路３０のＮＯＲ回路３１には、その一方の入力端子から反転された被試験信号ＣＫが供給され、他方の入力端子からトリガ信号Ｆが供給されている。また、もう一つのＮＯＲ回路３２には、一方の入力端子から被試験信号ＣＫがそのまま供給され、他方の入力端子からトリガ信号Ｆが供給されている。そして、ＮＯＲ回路３１から出力されるエッジタイミングの検出信号ＡとＮＯＲ回路３２から出力される検出信号Ｂが、それぞれジッタ判別回路４０の判定回路４１に供給されている。この判定回路４１は図２のジッタ判別部４の判定部４ａに相当する。
【００３４】
タイミング検出回路３０では、被試験信号ＣＫの立ち上がりエッジがトリガ信号Ｆのハイパルスの区間に存在していなければ、ＮＯＲ回路３１，３２からの検出信号Ａ，Ｂのいずれか一方が、一周期の間に２つの立ち上がりエッジを有する波形として判定回路４１に出力される。しかし、トリガ信号Ｆのハイパルスの区間に被試験信号ＣＫの立ち上がりエッジが存在する場合、タイミング検出回路３０のエッジタイミングの検出信号Ａ，Ｂは、いずれもその一周期の間に立ち上がりエッジを１つだけ持った波形として生成され、判定回路４１に出力される。
【００３５】
ジッタ判別回路４０は、判定回路４１とカウンタ回路４２とから構成されている。判定回路４１は、そこに検出信号Ａ，Ｂとともにトリガ信号Ｆが供給されており、トリガ信号Ｆの一周期内におけるこれらの検出信号Ａ，Ｂが有する立ち上がりエッジの数を判別するものである。
【００３６】
判定回路４１は、トリガ信号Ｆの一周期内で２つの立ち上がりエッジが検出された場合、判定信号Ｃをハイパルスの信号として出力し、一つだけであれば判定信号Ｃをロウレベルの状態に保持して出力している。すなわち、ジッタ判別回路４０ではエッジタイミングの検出信号Ａ，Ｂに基づいて立ち上がりエッジの数をカウントすることにより、被試験信号ＣＫのジッタ値が許容ジッタ値の範囲内か否かについての判定信号Ｃを繰り返し出力している。
【００３７】
カウンタ回路４２は、リセット端子に判定回路４１からの判定信号Ｃが供給されるとともに、セレクタ回路５１からトリガ信号Ｆが供給され、その波数をカウントするものである。このカウンタ回路４２では、判定信号Ｃがハイパルスの信号として供給されたとき、それまでのトリガ信号Ｆの計数値がリセットされる。また、カウンタ回路４２にはあらかじめ所定数（ｍ）が設定されていて、判定信号Ｃが連続してロウレベルの状態であれば、その間に供給されたトリガ信号Ｆの波数をカウントし、それが所定数（ｍ）を超えたときに、被試験信号ＣＫのジッタ値が許容ジッタ値の範囲内であるとするハイレベルの合格信号Ｄを、出力端子ＯＵＴから出力するように構成されている。トリガ信号Ｆの波数が所定数（ｍ）になる以前に、判定回路４１からハイパルスの判定信号Ｃが出力されると、カウンタ回路４２の係数値は「０」にリセットされる。
【００３８】
トリガ選択回路５０は、多相ストローブ発生回路２１からの信号を選択するセレクタ回路５１と、このセレクタ回路５１を制御する図３のコントロール部５ｂに相当するカウンタ回路５２から構成されている。
【００３９】
カウンタ回路５２には、判定回路４１から判定信号Ｃが供給されている。カウンタ回路５２から出力されるセレクタ信号Ｓは、判定回路４１でエッジタイミングが許容ジッタ値の範囲内と判定されると更新されない。したがって、セレクタ回路５１からのトリガ信号Ｆは、同じ位相のものが継続して選択される。逆に、判定回路４１で許容ジッタ値の範囲外と判定されたとき、判定信号Ｃによってセレクタ信号Ｓが更新されることによって、トリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎの中から、つぎの遅れ位相を有するものを選択するように構成されている。
【００４０】
また、このカウンタ回路５２には、あらかじめ多相ストローブ発生回路２１のストローブ信号数ｎに対応する数値（ｎ）が設定されている。カウンタ回路５２は、判定回路４１から供給されるエッジタイミングの判定信号Ｃが、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎのすべてについて許容ジッタ値の範囲外であれば、出力端子ＥＲＲＯＵＴにエラー信号Ｅを出力するように構成されている。
【００４１】
すなわち、トリガ選択回路５０では、許容ジッタ値の範囲外であるとする判定信号Ｃを受けると、カウンタ回路５２によってセレクタ回路５１を制御して、セレクタ回路５１から出力されるトリガ信号Ｆを変更する。このとき、トリガ信号Ｆは複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから順次に位相の遅れたものが選択される。そして、すべてのストローブ信号Ｓｔｂ１〜Ｓｔｂｎを使用しても判定回路４１で許容ジッタ値の範囲外であるとされた場合には、タイミング検出回路３０に供給された被試験信号ＣＫのジッタ値がクロック信号ＦＲに設定された許容ジッタ値を満足していないと判定し、出力端子ＥＲＲＯＵＴにハイレベルのエラー信号Ｅを出力する。
【００４２】
このように、実施の形態の半導体回路装置では、内部にサンプリング回路を備えていなくてもジッタ測定回路１０を構成することができる。このため、多相ストローブ発生回路２１で生成されるストローブ信号Ｓｔｂ１〜Ｓｔｂｎの精度を高くして、ｎを大きな値に設定した場合でも、従来のジッタ測定回路のようにサンプリング回路部を構成するフリップフロップなどを増設する必要がないから、全体の回路規模を固定したまま任意の測定精度に設定することができる。
【００４３】
つぎに、上述したジッタ測定回路１０の各部の信号波形に基づいて、その回路動作を説明する。
図５は、トリガ信号Ｆに対して被試験信号ＣＫが遅れて立ち上がる場合の各部信号波形を示す図である。
【００４４】
（ａ）に示すクロック信号ＦＲは、そのハイレベルのパルス幅Ｊｓが被試験信号ＣＫについての許容ジッタ値に等しい。また、（ｂ）に示すトリガ信号Ｆは、トリガ選択回路５０のセレクタ回路５１によって、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから選択されたものであって、クロック信号ＦＲを基準にして遅延時間ＤＬ（ｋ）（単位遅延時間のｋ倍）だけ位相が異なっている。この単位遅延時間は、そのｎ倍がクロック信号ＦＲの周期Ｔに相当するように設定される。
【００４５】
（ｃ）に示す被試験信号ＣＫは、その立ち上がりエッジのタイミングが、トリガ信号Ｆのハイレベルのパルスの右側に位置している。被試験信号ＣＫがこのような立ち上がりエッジのタイミングで供給されていれば、タイミング検出回路３０の２つのＮＯＲ回路３１，３２からは、（ｄ），（ｅ）に示すタイミング波形を有する検出信号Ａ，Ｂが出力される。
【００４６】
すなわち、ＮＯＲ回路３２では被試験信号ＣＫとトリガ信号Ｆとがともにロウレベルのタイミングを検知して、その検出信号Ｂがハイレベルになる。そのため、検出信号Ｂはトリガ信号Ｆの１周期Ｔａの間で２つの立ち上がりエッジを有する信号波形となるから、その２つ目の立ち上がりエッジを判定回路４１で検知したとき、（ｆ）に示すようなタイミングで判定信号Ｃがハイレベルに立ち上がる。
【００４７】
（ｇ）に示すカウンタ回路４２のカウンタ値は、判定信号Ｃが立ち上がる都度、リセットされて「０」となる。（ｈ）に示す合格信号Ｄは、カウンタ回路４２から出力されるものであるが、前述したようにカウンタ回路４２のカウンタ値が所定数（ｍ）になるまでは出力されない。
【００４８】
一方、（ｉ）に示すカウンタ回路５２は、判定信号Ｃがハイレベルで供給されると、そのカウンタ値が「ｋ」から「ｋ＋１」に更新される。このとき、カウンタ回路５２からセレクタ回路５１に出力されるセレクタ信号Ｓによって、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから、さらに単位遅延時間だけ遅れた位相、すなわち遅延時間ＤＬ（ｋ＋１）のトリガ信号Ｆが選択される。このとき、トリガ信号Ｆの１周期Ｔａは、クロック信号ＦＲの周期Ｔより単位遅延時間だけ長くなっている。
【００４９】
図６は、トリガ信号Ｆに対して被試験信号ＣＫの立ち上がりが先行している場合の各部信号波形を示す図である。
ここでは、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから図５の場合より大きな遅延位相を有するトリガ信号Ｆ、すなわち（ｂ）のように、クロック信号ＦＲを基準にして遅延時間ＤＬ（ｈ）〜ＤＬ（ｈ＋２）のものが選択されている。また、被試験信号ＣＫは、（ｃ）に示すように、その立ち上がりエッジのタイミングがトリガ信号Ｆのハイレベルのパルス幅Ｊｓに対して、左側に位置するものとなる。
【００５０】
このとき、タイミング検出回路３０のＮＯＲ回路３１の検出信号Ａは、被試験信号ＣＫがハイレベルで、かつトリガ信号Ｆがロウレベルであるタイミングを検知することで、（ｄ）に示すタイミングでハイレベルとなる。こうして、検出信号Ａがトリガ信号Ｆの１周期Ｔの間で２つの立ち上がりエッジを有することになり、検出信号Ａの２回目に立ち上がるタイミングを検出した時点で、（ｆ）に示すように判定信号Ｃがハイレベルに立ち上がる。
【００５１】
したがって、図５の場合と同様に、（ｇ）に示すカウンタ回路４２は「０」にリセットされる。また、（ｉ）に示すカウンタ回路５２のカウンタ値も、「ｈ＋１」から「ｈ＋２」に更新されるから、つぎの周期では遅延時間ＤＬ（ｈ＋２）のトリガ信号Ｆが選択されることになる。
【００５２】
このように、被試験信号ＣＫが図５および図６に示すタイミングで立ち上がって、その後もすべてのストローブ信号Ｓｔｂ１〜Ｓｔｂｎが選択されて、カウンタ回路５２のカウンタ値がｎとなったとすれば、その時点で図４の出力端子ＥＲＲＯＵＴからエラー信号Ｅが出力される。
【００５３】
しかし、図５のように被試験信号ＣＫが入力する場合でも、カウンタ回路５２のカウンタ値がｎになる以前に、被試験信号ＣＫがトリガ信号Ｆのパルス幅に対応したタイミングで立ち上がるようになれば、つぎに説明する手順に従って被試験信号ＣＫのジッタ値が測定できる。
【００５４】
図７は、トリガ信号Ｆのパルス幅に対応したタイミングで被試験信号ＣＫが立ち上がる場合の各部信号波形を示す図である。
この場合、（ｂ）に示すように、クロック信号ＦＲを基準にして同じ遅延時間ＤＬ（ｊ）を有するトリガ信号が連続して複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから選択されている。このときの被試験信号ＣＫは、（ｃ）に示すように、トリガ信号Ｆのハイレベルのパルスに対応して立ち上がるエッジタイミングとなる。また、図７の遅延時間ＤＬ（ｊ）は、図５、図６のトリガ信号Ｆの遅延時間ＤＬ（ｋ），ＤＬ（ｈ）との間で、ＤＬ（ｋ）＜ＤＬ（ｊ）＜ＤＬ（ｈ）の関係となっている。
【００５５】
ここで、ＮＯＲ回路３１，３２から出力される検出信号Ａ，Ｂが、いずれもトリガ信号Ｆの１周期Ｔの間に１つだけしか立ち上がりエッジを含まないため、判定信号Ｃは継続してロウレベルとなる。このため、（ｇ）に示すようにカウンタ回路４２のカウンタ値が１ずつ更新され、それが所定数（ｍ）になったとき、（ｈ）に示す合格信号Ｄが出力される。
【００５６】
出力端子ＯＵＴから合格信号Ｄが出力されることで、その時点の被試験信号ＣＫに含まれるジッタ値が、少なくともクロック信号ＦＲのパルス幅Ｊｓで設定された許容ジッタ値以内であると判断できる。その後、たとえば、クロック信号ＦＲのパルス幅Ｊｓをそれまでの１／２に再設定するなどして、被試験信号ＣＫに含まれるジッタ値を、さらに絞り込んで測定することも可能である。
【００５７】
なお、図７に示すような測定経過であっても、ジッタ測定回路１０に供給される被試験信号ＣＫのジッタ値が、クロック信号ＦＲのパルス幅Ｊｓ（すなわち、許容ジッタ値）を超えて変動することがある。その場合、カウンタ回路４２のカウンタ値が所定数（ｍ）になる以前に「０」にリセットされる。さらに、ジッタ値を測定するには、たとえば、クロック信号ＦＲのパルス幅Ｊｓを、それまでの２倍の大きさに再設定することによって、ジッタ測定回路１０による測定が可能となる。
【００５８】
また、上述した実施の形態では、被試験信号のジッタ値を、その立ち上がりタイミングで測定する場合を説明したが、本発明のジッタ測定回路によれば、立ち下がりのタイミングを変化点のエッジタイミングとして測定することも可能である。
【図面の簡単な説明】
【００５９】
【図１】本実施の形態のジッタ測定回路の概略の構成を示すブロック図である。
【図２】本実施の形態のジッタ測定回路におけるジッタ判別部の概略の構成を示すブロック図である。
【図３】本実施の形態のジッタ測定回路におけるトリガ選択部の概略の構成を示すブロック図である。
【図４】実施の形態に係る半導体回路装置に内蔵されたジッタ測定回路を示す回路ブロック図である。
【図５】トリガ信号Ｆに対して被試験信号ＣＫが遅れて立ち上がる場合の各部信号波形を示す図である。
【図６】トリガ信号Ｆに対して被試験信号ＣＫの立ち上がりが先行している場合の各部信号波形を示す図である。
【図７】トリガ信号Ｆのパルス幅に対応したタイミングで被試験信号ＣＫが立ち上がる場合の各部信号波形を示す図である。
【符号の説明】
【００６０】
１ クロック信号生成部
２ ストローブ発生部
３ タイミング検出部
４ ジッタ判別部
４ａ 判定部
４ｂ カウンタ部
５ トリガ選択部
【技術分野】
【０００１】
本発明は、被試験信号のジッタ値を設定された許容ジッタ値に基づいて測定するためのジッタ測定回路および半導体回路装置に関し、とくに出荷試験等の外部試験装置が使いにくい環境でジッタに関する試験を実施可能なジッタ測定回路および半導体回路装置に関する。
【背景技術】
【０００２】
半導体回路装置で生成されるクロック信号などは、ノイズをはじめとして様々な原因によってジッタが発生する。ジッタとは、クロック信号やサンプリングデータなどのように、周期的に立ち上がりと立下りを繰り返す信号において、エッジタイミングが前後する“揺らぎ”を意味する。ここでジッタが問題となるのは、たとえば、クロック信号のパルス幅に生じる揺らぎの大きさによっては、回路動作に不具合が生じるからである。こうしたジッタの大きさは、周期的なクロック信号などに加わるノイズ要因としての変調波の振幅によって表現することができる。
【０００３】
従来から、このようなジッタ量の測定方法としては、オシロスコープなどを用いて被測定信号のサンプリングを行って測定していたが、オシロスコープの操作には時間を要することや、その測定結果に誤差が生じやすいことから、専用の試験装置などが開発されている（たとえば、特許文献１参照）。
【０００４】
また、被測定信号のジッタを測定する場合、被測定信号を複数回出力し、それぞれの被測定信号に対してわずかずつ位相の異なる多相ストローブ信号を生成し、被測定信号を位相の異なるストローブにより走査して被測定信号のエッジを検出している。ところが、この手順を繰り返し行い、被測定信号のエッジを複数回検出することにより、被測定信号のジッタを測定するやり方では、膨大な測定時間が必要であり、しかも複数回出力した被測定信号から、一つのエッジを検出するため、被測定信号のジッタを精度よく測定できなかった。
【０００５】
そこで、たとえば、特許文献２に記載されたジッタ測定装置では、それぞれクロック信号の値の変化点を、マルチストローブにより検出することで、一の変化点を検出するだけで複数回クロック信号を測定する必要がなくなって、ジッタ測定にかかる時間を大幅に短縮するようにしている。このジッタ測定装置は、一のクロック信号から一の変化点を検出するため、精度よく変化点を検出することができ、精度よく被測定信号のジッタを測定することができ、試験装置は電子デバイスの良否を精度よく判定することができるというものである。
【０００６】
ところで、こうしたジッタ量を解析する測定装置では、その測定精度を決めるものは主に多相ストローブ発生回路の性能であって、この回路部分からできるだけ狭い間隔でストローブ信号を出力することが必要である。また、検出可能なジッタの振幅値が制御クロックの周波数に依存していること、そして検出対象とするジッタ振幅値（ジッタ量）は容易に変更することができない。
【０００７】
こうしたことから、たとえば、特許文献３には、変化点検出回路によって生成された入力データの変化点信号と、入力データと周波数が同一の入力クロックからｍ相クロック生成回路によって生成されたｍ相クロックとの位相比較を行うジッタ検出回路の発明が開示されている。このジッタ検出回路は、位相比較回路により入力データの変化点位相情報を数値化（ｍ値に変換）し、その数値の変動量をジッタ振幅値算出回路により求め位相比較回路と同様にｍ値で表す方式であるために、検出対象とするジッタ振幅値を容易に変更することを可能にするものである。
【特許文献１】特開２００５−１８９０９３号公報（段落番号［０００９］〜［００１７］、図１〜３）
【特許文献２】特開２００４−１２５５５２号公報（段落番号［００１６］〜［００１９］、図１）
【特許文献３】特開２０００−１１１５８７号公報（段落番号［００１９］〜［００２５］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来技術において、ジッタ検出の精度を高めるためにストローブ信号の間隔を小さくするには、信号一周期当たりのストローブ信号の数を増やさなければならない。したがって、そのためには多相ストローブ信号を生成する回路だけではなく、同時にサンプリング回路や、ジッタ判別回路等の回路要素の規模も大きくしなければならない。このように、ジッタ量の測定精度を高めるためには、その回路規模が大きくなってしまうという問題があった。
【０００９】
また、半導体回路装置から出力されるクロック信号などを出荷試験等に際してジッタ量を測定して、それが一定の許容値に収まっているかどうかによって、製品の良否を判断することがある。こうした半導体回路装置の試験では、短時間に大量のデータを測定する必要があるため、外部の測定装置によってジッタ量を計測するのは現実的でない。そこで、半導体回路装置に従来のジッタ測定回路を入れ込むことになるが、そうした場合にはジッタ量の測定精度か、あるいは半導体回路装置の回路規模のどちらかを優先して設計する必要があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、回路規模を大きくすることなしにジッタ量の測定精度を高くすることができるジッタ測定回路および、そのようなジッタ測定回路を内蔵した半導体回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記問題を解決するために、本発明者は、図１に示すような、被試験信号ＣＫのジッタ値を、設定された許容ジッタ値に基づいて測定するためのジッタ測定回路を提案する。このジッタ測定回路は、許容ジッタ値に相当するパルス幅を有するクロック信号ＦＲを入力して、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力するストローブ発生部２と、ストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つに基づいて被試験信号ＣＫのエッジタイミングを検出するタイミング検出部３と、タイミング検出部３で検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別するジッタ判別部４と、タイミング検出部３へのトリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つを選択するとともに、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲外と判定された場合、選択されたトリガ信号Ｆとは別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを選択して出力するトリガ選択部５と、を備えたことを特徴としている。
【００１２】
上記の構成によれば、ストローブ発生部２は、許容ジッタ値に相当するパルス幅を有するクロック信号ＦＲを入力して、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力し、タイミング検出部３は、トリガ選択部５によってトリガ信号Ｆとして選択されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つに基づいて、被試験信号ＣＫのエッジタイミングを検出し、ジッタ判別部４は検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別する。トリガ選択部５は、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲外と判定された場合、別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎをトリガ信号Ｆとして選択して出力する。
【発明の効果】
【００１３】
本発明によれば、従来のジッタ測定方法と同等の精度でジッタの判定をすることができるだけでなく、その回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、本実施の形態のジッタ測定回路の概略の構成を示すブロック図である。
ジッタ測定回路は、クロック信号生成部１、ストローブ発生部２、タイミング検出部３、ジッタ判別部４、トリガ選択部５を有している。
【００１５】
クロック信号生成部１は、許容ジッタ値に相当するパルス幅でクロック信号ＦＲを生成する。なお、クロック信号ＦＲは、ジッタ測定回路の外部で生成して入力するようにしてもよい。
【００１６】
ストローブ発生部２は、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力する。
タイミング検出部３は、トリガ選択部５によってストローブ信号Ｓｔｂ１〜Ｓｔｂｎから選択されたトリガ信号Ｆに基づいて、被試験信号ＣＫのエッジタイミングを検出する。
【００１７】
ジッタ判別部４は、タイミング検出部３で検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別する。具体的な判別方法については、後述する。
図２は、本実施の形態のジッタ測定回路におけるジッタ判別部の概略の構成を示すブロック図である。
【００１８】
ジッタ判別部４は、判定部４ａと、カウンタ部４ｂを有している。
判定部４ａは、エッジタイミングの検出信号Ａ，Ｂに基づいてジッタ値が許容ジッタ値の範囲内か否かの判定信号Ｃを繰り返し出力する。
【００１９】
カウンタ部４ｂは、判定信号Ｃを検出するとともに、選択されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎであるトリガ信号Ｆの波数をカウントして、波数が所定数（ｍ）を超えても、ジッタ値が許容ジッタ値の範囲外とする判定信号Ｃを検出しないとき、被試験信号ＣＫの合格信号Ｄを出力する。
【００２０】
図１のトリガ選択部５は、タイミング検出部３へのトリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれか一つを選択するとともに、エッジタイミングが許容ジッタ値の範囲外と判定された場合、当該選択されたトリガ信号Ｆとは別のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを選択して出力する。
【００２１】
図３は、本実施の形態のジッタ測定回路におけるトリガ選択部の概略の構成を示すブロック図である。
トリガ選択部５は、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから特定位相のものをトリガ信号Ｆとしてタイミング検出部３およびジッタ判別部４に出力するセレクタ部５ａと、ジッタ判別部４でエッジタイミングが許容ジッタ値の範囲内とされたときセレクタ部５ａから出力されるトリガ信号Ｆを維持するとともに、許容ジッタ値の範囲外とされたときトリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎの中から別の位相を有するものに切り替えるコントロール部５ｂとを備えている。
【００２２】
また、エッジタイミングが複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎのすべてについて許容ジッタ値の範囲外と判定されたとき、コントロール部５ｂからエラー信号Ｅを出力するようにしてもよい。
【００２３】
また、コントロール部５ｂからセレクタ部５ａに、セレクタ信号Ｓが出力されている。このセレクタ信号Ｓによって、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから順次、位相の遅れたトリガ信号Ｆが選択される。
【００２４】
以下、図１で示したジッタ測定回路の動作の概略を説明する。
まず、クロック信号生成部１は、仕様に基づいた許容ジッタ値に相当するパルス幅でクロック信号ＦＲを生成する。ストローブ発生部２は、クロック信号ＦＲを入力すると、クロック信号ＦＲを基準に、位相の異なる複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを出力する。トリガ選択部５は、入力されたストローブ信号Ｓｔｂ１〜Ｓｔｂｎのいずれかをトリガ信号Ｆとして選択して出力する。タイミング検出部３は、トリガ信号に基づいて、被試験信号ＣＫのエッジタイミングを検出する。そして、ジッタ判別部４は、タイミング検出部３で検出されたエッジタイミングが許容ジッタ値の範囲内か否かを判別し、範囲外であると判定された場合には、その旨の判定信号Ｃをトリガ選択部５に送る。これにより、トリガ選択部５は、トリガ信号Ｆとして選択中のストローブ信号Ｓｔｂ１〜Ｓｔｂｎを変更して、別の一つを選択して出力する。
【００２５】
上記の構成によれば、従来のジッタ測定方法と同等の精度でジッタの判定をすることができるだけでなく、ストローブ信号Ｓｔｂ１〜Ｓｔｂｎを一つずつ扱えるので、タイミング検出部３やジッタ判別部４などの回路規模を抑えることができ、全体の回路規模を縮小することができる。
【００２６】
つぎに、このジッタ測定回路を内蔵した半導体回路装置を例にして、本実施の形態のジッタ測定回路を詳細に説明する。
図４は、実施の形態に係る半導体回路装置に内蔵されたジッタ測定回路を示す回路ブロック図である。
【００２７】
ジッタ測定回路１０は、ジッタ成分を含む被試験信号ＣＫが供給される入力端子ＣＫＩＮとクロック信号ＦＲが供給される入力端子ＦＲＩＮ、および２つの出力端子ＯＵＴ，ＥＲＲＯＵＴを備えている。このジッタ測定回路１０は、被試験信号ＣＫに基づいて所定の動作を実行する半導体回路装置内部に形成されており、この被試験信号ＣＫのジッタ値を、クロック信号ＦＲによって設定された許容ジッタ値に基づいて測定して、その測定結果が合格信号Ｄとして出力端子ＯＵＴから出力される。また、出力端子ＥＲＲＯＵＴからはエラー信号Ｅが出力される。
【００２８】
このようなジッタ測定回路１０を内蔵した半導体回路装置では、特別の外部試験装置を用意しなくても、半導体回路装置で生成された被試験信号ＣＫのジッタに関する試験が行えるものである。
【００２９】
入力端子ＦＲＩＮからジッタ測定回路１０に供給されているクロック信号ＦＲは、半導体回路装置内部の図示しないクロック信号生成回路によって生成されているか、あるいは半導体回路装置の外部から供給されている。このクロック信号生成回路は、図１のクロック信号生成部１に相当するものであって、クロック信号ＦＲのパルス幅は、半導体回路装置の外部から調整可能であり、適宜に被試験信号ＣＫに応じた周期、およびパルス幅の信号波形として生成できる。
【００３０】
いま、このクロック信号ＦＲは、被試験信号ＣＫに対応する周期で、かつ被試験信号ＣＫの許容ジッタ値に相当するパルス幅を有する信号として多相ストローブ発生回路２１に供給されているものとする。
【００３１】
多相ストローブ発生回路２１は、図１のストローブ発生部２に相当するものであって、ここからクロック信号ＦＲを基準とするｎ通りに、位相の異なるｎ本のストローブ信号Ｓｔｂ１〜Ｓｔｂｎが出力されている。これらのストローブ信号Ｓｔｂ１〜Ｓｔｂｎは、図１のトリガ選択部５に相当するトリガ選択回路５０のセレクタ回路５１に出力され、後述するセレクタ信号Ｓによって特定の位相を有するストローブ信号がトリガ信号Ｆとして選択される。
【００３２】
タイミング検出回路３０は、図１のタイミング検出部３に相当するものであって、２つのＮＯＲ回路３１，３２から構成されている。このタイミング検出回路３０は、ＮＯＲ回路３１，３２によって被試験信号ＣＫの立ち上がりエッジのタイミングを検出する論理回路を構成している。
【００３３】
タイミング検出回路３０のＮＯＲ回路３１には、その一方の入力端子から反転された被試験信号ＣＫが供給され、他方の入力端子からトリガ信号Ｆが供給されている。また、もう一つのＮＯＲ回路３２には、一方の入力端子から被試験信号ＣＫがそのまま供給され、他方の入力端子からトリガ信号Ｆが供給されている。そして、ＮＯＲ回路３１から出力されるエッジタイミングの検出信号ＡとＮＯＲ回路３２から出力される検出信号Ｂが、それぞれジッタ判別回路４０の判定回路４１に供給されている。この判定回路４１は図２のジッタ判別部４の判定部４ａに相当する。
【００３４】
タイミング検出回路３０では、被試験信号ＣＫの立ち上がりエッジがトリガ信号Ｆのハイパルスの区間に存在していなければ、ＮＯＲ回路３１，３２からの検出信号Ａ，Ｂのいずれか一方が、一周期の間に２つの立ち上がりエッジを有する波形として判定回路４１に出力される。しかし、トリガ信号Ｆのハイパルスの区間に被試験信号ＣＫの立ち上がりエッジが存在する場合、タイミング検出回路３０のエッジタイミングの検出信号Ａ，Ｂは、いずれもその一周期の間に立ち上がりエッジを１つだけ持った波形として生成され、判定回路４１に出力される。
【００３５】
ジッタ判別回路４０は、判定回路４１とカウンタ回路４２とから構成されている。判定回路４１は、そこに検出信号Ａ，Ｂとともにトリガ信号Ｆが供給されており、トリガ信号Ｆの一周期内におけるこれらの検出信号Ａ，Ｂが有する立ち上がりエッジの数を判別するものである。
【００３６】
判定回路４１は、トリガ信号Ｆの一周期内で２つの立ち上がりエッジが検出された場合、判定信号Ｃをハイパルスの信号として出力し、一つだけであれば判定信号Ｃをロウレベルの状態に保持して出力している。すなわち、ジッタ判別回路４０ではエッジタイミングの検出信号Ａ，Ｂに基づいて立ち上がりエッジの数をカウントすることにより、被試験信号ＣＫのジッタ値が許容ジッタ値の範囲内か否かについての判定信号Ｃを繰り返し出力している。
【００３７】
カウンタ回路４２は、リセット端子に判定回路４１からの判定信号Ｃが供給されるとともに、セレクタ回路５１からトリガ信号Ｆが供給され、その波数をカウントするものである。このカウンタ回路４２では、判定信号Ｃがハイパルスの信号として供給されたとき、それまでのトリガ信号Ｆの計数値がリセットされる。また、カウンタ回路４２にはあらかじめ所定数（ｍ）が設定されていて、判定信号Ｃが連続してロウレベルの状態であれば、その間に供給されたトリガ信号Ｆの波数をカウントし、それが所定数（ｍ）を超えたときに、被試験信号ＣＫのジッタ値が許容ジッタ値の範囲内であるとするハイレベルの合格信号Ｄを、出力端子ＯＵＴから出力するように構成されている。トリガ信号Ｆの波数が所定数（ｍ）になる以前に、判定回路４１からハイパルスの判定信号Ｃが出力されると、カウンタ回路４２の係数値は「０」にリセットされる。
【００３８】
トリガ選択回路５０は、多相ストローブ発生回路２１からの信号を選択するセレクタ回路５１と、このセレクタ回路５１を制御する図３のコントロール部５ｂに相当するカウンタ回路５２から構成されている。
【００３９】
カウンタ回路５２には、判定回路４１から判定信号Ｃが供給されている。カウンタ回路５２から出力されるセレクタ信号Ｓは、判定回路４１でエッジタイミングが許容ジッタ値の範囲内と判定されると更新されない。したがって、セレクタ回路５１からのトリガ信号Ｆは、同じ位相のものが継続して選択される。逆に、判定回路４１で許容ジッタ値の範囲外と判定されたとき、判定信号Ｃによってセレクタ信号Ｓが更新されることによって、トリガ信号Ｆとしてストローブ信号Ｓｔｂ１〜Ｓｔｂｎの中から、つぎの遅れ位相を有するものを選択するように構成されている。
【００４０】
また、このカウンタ回路５２には、あらかじめ多相ストローブ発生回路２１のストローブ信号数ｎに対応する数値（ｎ）が設定されている。カウンタ回路５２は、判定回路４１から供給されるエッジタイミングの判定信号Ｃが、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎのすべてについて許容ジッタ値の範囲外であれば、出力端子ＥＲＲＯＵＴにエラー信号Ｅを出力するように構成されている。
【００４１】
すなわち、トリガ選択回路５０では、許容ジッタ値の範囲外であるとする判定信号Ｃを受けると、カウンタ回路５２によってセレクタ回路５１を制御して、セレクタ回路５１から出力されるトリガ信号Ｆを変更する。このとき、トリガ信号Ｆは複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから順次に位相の遅れたものが選択される。そして、すべてのストローブ信号Ｓｔｂ１〜Ｓｔｂｎを使用しても判定回路４１で許容ジッタ値の範囲外であるとされた場合には、タイミング検出回路３０に供給された被試験信号ＣＫのジッタ値がクロック信号ＦＲに設定された許容ジッタ値を満足していないと判定し、出力端子ＥＲＲＯＵＴにハイレベルのエラー信号Ｅを出力する。
【００４２】
このように、実施の形態の半導体回路装置では、内部にサンプリング回路を備えていなくてもジッタ測定回路１０を構成することができる。このため、多相ストローブ発生回路２１で生成されるストローブ信号Ｓｔｂ１〜Ｓｔｂｎの精度を高くして、ｎを大きな値に設定した場合でも、従来のジッタ測定回路のようにサンプリング回路部を構成するフリップフロップなどを増設する必要がないから、全体の回路規模を固定したまま任意の測定精度に設定することができる。
【００４３】
つぎに、上述したジッタ測定回路１０の各部の信号波形に基づいて、その回路動作を説明する。
図５は、トリガ信号Ｆに対して被試験信号ＣＫが遅れて立ち上がる場合の各部信号波形を示す図である。
【００４４】
（ａ）に示すクロック信号ＦＲは、そのハイレベルのパルス幅Ｊｓが被試験信号ＣＫについての許容ジッタ値に等しい。また、（ｂ）に示すトリガ信号Ｆは、トリガ選択回路５０のセレクタ回路５１によって、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから選択されたものであって、クロック信号ＦＲを基準にして遅延時間ＤＬ（ｋ）（単位遅延時間のｋ倍）だけ位相が異なっている。この単位遅延時間は、そのｎ倍がクロック信号ＦＲの周期Ｔに相当するように設定される。
【００４５】
（ｃ）に示す被試験信号ＣＫは、その立ち上がりエッジのタイミングが、トリガ信号Ｆのハイレベルのパルスの右側に位置している。被試験信号ＣＫがこのような立ち上がりエッジのタイミングで供給されていれば、タイミング検出回路３０の２つのＮＯＲ回路３１，３２からは、（ｄ），（ｅ）に示すタイミング波形を有する検出信号Ａ，Ｂが出力される。
【００４６】
すなわち、ＮＯＲ回路３２では被試験信号ＣＫとトリガ信号Ｆとがともにロウレベルのタイミングを検知して、その検出信号Ｂがハイレベルになる。そのため、検出信号Ｂはトリガ信号Ｆの１周期Ｔａの間で２つの立ち上がりエッジを有する信号波形となるから、その２つ目の立ち上がりエッジを判定回路４１で検知したとき、（ｆ）に示すようなタイミングで判定信号Ｃがハイレベルに立ち上がる。
【００４７】
（ｇ）に示すカウンタ回路４２のカウンタ値は、判定信号Ｃが立ち上がる都度、リセットされて「０」となる。（ｈ）に示す合格信号Ｄは、カウンタ回路４２から出力されるものであるが、前述したようにカウンタ回路４２のカウンタ値が所定数（ｍ）になるまでは出力されない。
【００４８】
一方、（ｉ）に示すカウンタ回路５２は、判定信号Ｃがハイレベルで供給されると、そのカウンタ値が「ｋ」から「ｋ＋１」に更新される。このとき、カウンタ回路５２からセレクタ回路５１に出力されるセレクタ信号Ｓによって、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから、さらに単位遅延時間だけ遅れた位相、すなわち遅延時間ＤＬ（ｋ＋１）のトリガ信号Ｆが選択される。このとき、トリガ信号Ｆの１周期Ｔａは、クロック信号ＦＲの周期Ｔより単位遅延時間だけ長くなっている。
【００４９】
図６は、トリガ信号Ｆに対して被試験信号ＣＫの立ち上がりが先行している場合の各部信号波形を示す図である。
ここでは、複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから図５の場合より大きな遅延位相を有するトリガ信号Ｆ、すなわち（ｂ）のように、クロック信号ＦＲを基準にして遅延時間ＤＬ（ｈ）〜ＤＬ（ｈ＋２）のものが選択されている。また、被試験信号ＣＫは、（ｃ）に示すように、その立ち上がりエッジのタイミングがトリガ信号Ｆのハイレベルのパルス幅Ｊｓに対して、左側に位置するものとなる。
【００５０】
このとき、タイミング検出回路３０のＮＯＲ回路３１の検出信号Ａは、被試験信号ＣＫがハイレベルで、かつトリガ信号Ｆがロウレベルであるタイミングを検知することで、（ｄ）に示すタイミングでハイレベルとなる。こうして、検出信号Ａがトリガ信号Ｆの１周期Ｔの間で２つの立ち上がりエッジを有することになり、検出信号Ａの２回目に立ち上がるタイミングを検出した時点で、（ｆ）に示すように判定信号Ｃがハイレベルに立ち上がる。
【００５１】
したがって、図５の場合と同様に、（ｇ）に示すカウンタ回路４２は「０」にリセットされる。また、（ｉ）に示すカウンタ回路５２のカウンタ値も、「ｈ＋１」から「ｈ＋２」に更新されるから、つぎの周期では遅延時間ＤＬ（ｈ＋２）のトリガ信号Ｆが選択されることになる。
【００５２】
このように、被試験信号ＣＫが図５および図６に示すタイミングで立ち上がって、その後もすべてのストローブ信号Ｓｔｂ１〜Ｓｔｂｎが選択されて、カウンタ回路５２のカウンタ値がｎとなったとすれば、その時点で図４の出力端子ＥＲＲＯＵＴからエラー信号Ｅが出力される。
【００５３】
しかし、図５のように被試験信号ＣＫが入力する場合でも、カウンタ回路５２のカウンタ値がｎになる以前に、被試験信号ＣＫがトリガ信号Ｆのパルス幅に対応したタイミングで立ち上がるようになれば、つぎに説明する手順に従って被試験信号ＣＫのジッタ値が測定できる。
【００５４】
図７は、トリガ信号Ｆのパルス幅に対応したタイミングで被試験信号ＣＫが立ち上がる場合の各部信号波形を示す図である。
この場合、（ｂ）に示すように、クロック信号ＦＲを基準にして同じ遅延時間ＤＬ（ｊ）を有するトリガ信号が連続して複数のストローブ信号Ｓｔｂ１〜Ｓｔｂｎから選択されている。このときの被試験信号ＣＫは、（ｃ）に示すように、トリガ信号Ｆのハイレベルのパルスに対応して立ち上がるエッジタイミングとなる。また、図７の遅延時間ＤＬ（ｊ）は、図５、図６のトリガ信号Ｆの遅延時間ＤＬ（ｋ），ＤＬ（ｈ）との間で、ＤＬ（ｋ）＜ＤＬ（ｊ）＜ＤＬ（ｈ）の関係となっている。
【００５５】
ここで、ＮＯＲ回路３１，３２から出力される検出信号Ａ，Ｂが、いずれもトリガ信号Ｆの１周期Ｔの間に１つだけしか立ち上がりエッジを含まないため、判定信号Ｃは継続してロウレベルとなる。このため、（ｇ）に示すようにカウンタ回路４２のカウンタ値が１ずつ更新され、それが所定数（ｍ）になったとき、（ｈ）に示す合格信号Ｄが出力される。
【００５６】
出力端子ＯＵＴから合格信号Ｄが出力されることで、その時点の被試験信号ＣＫに含まれるジッタ値が、少なくともクロック信号ＦＲのパルス幅Ｊｓで設定された許容ジッタ値以内であると判断できる。その後、たとえば、クロック信号ＦＲのパルス幅Ｊｓをそれまでの１／２に再設定するなどして、被試験信号ＣＫに含まれるジッタ値を、さらに絞り込んで測定することも可能である。
【００５７】
なお、図７に示すような測定経過であっても、ジッタ測定回路１０に供給される被試験信号ＣＫのジッタ値が、クロック信号ＦＲのパルス幅Ｊｓ（すなわち、許容ジッタ値）を超えて変動することがある。その場合、カウンタ回路４２のカウンタ値が所定数（ｍ）になる以前に「０」にリセットされる。さらに、ジッタ値を測定するには、たとえば、クロック信号ＦＲのパルス幅Ｊｓを、それまでの２倍の大きさに再設定することによって、ジッタ測定回路１０による測定が可能となる。
【００５８】
また、上述した実施の形態では、被試験信号のジッタ値を、その立ち上がりタイミングで測定する場合を説明したが、本発明のジッタ測定回路によれば、立ち下がりのタイミングを変化点のエッジタイミングとして測定することも可能である。
【図面の簡単な説明】
【００５９】
【図１】本実施の形態のジッタ測定回路の概略の構成を示すブロック図である。
【図２】本実施の形態のジッタ測定回路におけるジッタ判別部の概略の構成を示すブロック図である。
【図３】本実施の形態のジッタ測定回路におけるトリガ選択部の概略の構成を示すブロック図である。
【図４】実施の形態に係る半導体回路装置に内蔵されたジッタ測定回路を示す回路ブロック図である。
【図５】トリガ信号Ｆに対して被試験信号ＣＫが遅れて立ち上がる場合の各部信号波形を示す図である。
【図６】トリガ信号Ｆに対して被試験信号ＣＫの立ち上がりが先行している場合の各部信号波形を示す図である。
【図７】トリガ信号Ｆのパルス幅に対応したタイミングで被試験信号ＣＫが立ち上がる場合の各部信号波形を示す図である。
【符号の説明】
【００６０】
１ クロック信号生成部
２ ストローブ発生部
３ タイミング検出部
４ ジッタ判別部
４ａ 判定部
４ｂ カウンタ部
５ トリガ選択部
【特許請求の範囲】
【請求項１】
被試験信号のジッタ値を、設定された許容ジッタ値に基づいて測定するためのジッタ測定回路において、
前記許容ジッタ値に相当するパルス幅を有するクロック信号を入力して、前記クロック信号を基準に、位相の異なる複数のストローブ信号を出力するストローブ発生部と、
前記ストローブ信号のいずれか一つに基づいて前記被試験信号のエッジタイミングを検出するタイミング検出部と、
前記タイミング検出部で検出された前記エッジタイミングが前記許容ジッタ値の範囲内か否かを判別するジッタ判別部と、
前記タイミング検出部へのトリガ信号として前記ストローブ信号のいずれか一つを選択するとともに、前記ジッタ判別部で前記エッジタイミングが前記許容ジッタ値の範囲外と判定された場合、選択された当該トリガ信号とは別の前記ストローブ信号を選択して出力するトリガ選択部と、
を備えたことを特徴とするジッタ測定回路。
【請求項２】
前記ジッタ判別部は、
前記エッジタイミングの検出信号に基づいて前記ジッタ値が前記許容ジッタ値の範囲内か否かの判定信号を繰り返し出力する判定部と、
前記判定信号を検出するとともに、選択された前記ストローブ信号の波数をカウントし、前記波数が所定数を超えても、前記ジッタ値が前記許容ジッタ値の範囲外であるとする前記判定信号を検出しないとき、前記被試験信号の合格信号を出力するカウンタ部と、
を備えたことを特徴とする請求項１記載のジッタ測定回路。
【請求項３】
前記トリガ選択部は、
複数の前記ストローブ信号から特定位相のものを前記トリガ信号として前記タイミング検出部および前記ジッタ判別部に出力するセレクタ部と、
前記ジッタ判別部で前記エッジタイミングが前記許容ジッタ値の範囲内と判定されたとき前記セレクタ部から出力される前記トリガ信号を維持するとともに、前記許容ジッタ値の範囲外と判定されたとき前記トリガ信号として前記ストローブ信号の中から別の位相を有するものに切り替えるコントロール部と、
を備えたことを特徴とする請求項１または２記載のジッタ測定回路。
【請求項４】
前記コントロール部は、複数の前記ストローブ信号のすべてについて、前記エッジタイミングが前記許容ジッタ値の範囲外と判定される場合、エラー信号を出力することを特徴とする請求項３記載のジッタ測定回路。
【請求項５】
被試験信号のジッタ値を設定された許容ジッタ値に基づいて測定するためのジッタ測定回路が内蔵されている半導体回路装置において、
前記ジッタ測定回路は、
前記許容ジッタ値に相当するパルス幅を有するクロック信号を入力して、前記クロック信号を基準に、位相の異なる複数のストローブ信号を出力するストローブ発生部と、
前記ストローブ信号のいずれか一つに基づいて前記被試験信号のエッジタイミングを検出するタイミング検出部と、
前記タイミング検出部で検出された前記エッジタイミングが前記許容ジッタ値の範囲内か否かを判別するジッタ判別部と、
前記タイミング検出部へのトリガ信号として前記ストローブ信号のいずれか一つを選択するとともに、前記ジッタ判別部で前記エッジタイミングが前記許容ジッタ値の範囲外と判定された場合、選択された当該トリガ信号とは別の前記ストローブ信号を選択して出力するトリガ選択部と、
を備えたことを特徴とする半導体回路装置。
【請求項１】
被試験信号のジッタ値を、設定された許容ジッタ値に基づいて測定するためのジッタ測定回路において、
前記許容ジッタ値に相当するパルス幅を有するクロック信号を入力して、前記クロック信号を基準に、位相の異なる複数のストローブ信号を出力するストローブ発生部と、
前記ストローブ信号のいずれか一つに基づいて前記被試験信号のエッジタイミングを検出するタイミング検出部と、
前記タイミング検出部で検出された前記エッジタイミングが前記許容ジッタ値の範囲内か否かを判別するジッタ判別部と、
前記タイミング検出部へのトリガ信号として前記ストローブ信号のいずれか一つを選択するとともに、前記ジッタ判別部で前記エッジタイミングが前記許容ジッタ値の範囲外と判定された場合、選択された当該トリガ信号とは別の前記ストローブ信号を選択して出力するトリガ選択部と、
を備えたことを特徴とするジッタ測定回路。
【請求項２】
前記ジッタ判別部は、
前記エッジタイミングの検出信号に基づいて前記ジッタ値が前記許容ジッタ値の範囲内か否かの判定信号を繰り返し出力する判定部と、
前記判定信号を検出するとともに、選択された前記ストローブ信号の波数をカウントし、前記波数が所定数を超えても、前記ジッタ値が前記許容ジッタ値の範囲外であるとする前記判定信号を検出しないとき、前記被試験信号の合格信号を出力するカウンタ部と、
を備えたことを特徴とする請求項１記載のジッタ測定回路。
【請求項３】
前記トリガ選択部は、
複数の前記ストローブ信号から特定位相のものを前記トリガ信号として前記タイミング検出部および前記ジッタ判別部に出力するセレクタ部と、
前記ジッタ判別部で前記エッジタイミングが前記許容ジッタ値の範囲内と判定されたとき前記セレクタ部から出力される前記トリガ信号を維持するとともに、前記許容ジッタ値の範囲外と判定されたとき前記トリガ信号として前記ストローブ信号の中から別の位相を有するものに切り替えるコントロール部と、
を備えたことを特徴とする請求項１または２記載のジッタ測定回路。
【請求項４】
前記コントロール部は、複数の前記ストローブ信号のすべてについて、前記エッジタイミングが前記許容ジッタ値の範囲外と判定される場合、エラー信号を出力することを特徴とする請求項３記載のジッタ測定回路。
【請求項５】
被試験信号のジッタ値を設定された許容ジッタ値に基づいて測定するためのジッタ測定回路が内蔵されている半導体回路装置において、
前記ジッタ測定回路は、
前記許容ジッタ値に相当するパルス幅を有するクロック信号を入力して、前記クロック信号を基準に、位相の異なる複数のストローブ信号を出力するストローブ発生部と、
前記ストローブ信号のいずれか一つに基づいて前記被試験信号のエッジタイミングを検出するタイミング検出部と、
前記タイミング検出部で検出された前記エッジタイミングが前記許容ジッタ値の範囲内か否かを判別するジッタ判別部と、
前記タイミング検出部へのトリガ信号として前記ストローブ信号のいずれか一つを選択するとともに、前記ジッタ判別部で前記エッジタイミングが前記許容ジッタ値の範囲外と判定された場合、選択された当該トリガ信号とは別の前記ストローブ信号を選択して出力するトリガ選択部と、
を備えたことを特徴とする半導体回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２７５４３５（Ｐ２００８−２７５４３５Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００７−１１９１１８（Ｐ２００７−１１９１１８）
【出願日】平成１９年４月２７日（２００７．４．２７）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願日】平成１９年４月２７日（２００７．４．２７）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
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