スパイラルインダクタおよびトランス
スパイラル配線がアンダーパス配線と交差する部分では、スパイラル配線を形成する導電膜層のうちの少なくとも１層をアンダーパス配線の形成に用い、少ない導電膜数で形成された交差部分のスパイラル配線は、多い導電膜数で形成された交差しない部分のスパイラル配線よりも幅を広くしたスパイラルインダクタ。
【発明の詳細な説明】
【技術分野】
この発明は、スパイラルインダクタおよびトランスに関するものである。
【背景技術】
携帯電話などの携帯端末はより小型で高性能なものが求められる。そのため、携帯端末に組み込まれる例えば高周波デバイス等の装置は、小型化、高性能化が進められている。
携帯端末や無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）では、送信周波数としてＧＨｚ帯が多く用いられている。従来、ＧＨｚ帯を利用した送受信のためのアナログ回路に用いられる半導体装置はガリウム砒素基板上に形成されていた。
しかし、シリコンＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の微細化が進み、シリコン基板上での動作可能周波数が高くなったことに伴い、ＧＨｚ帯用の半導体装置もシリコン基板を用いて作ることが可能になった。シリコン基板上に形成することにより、ガリウム砒素基板上に形成するよりも安価に製造することができる。また、従来からシリコン基板上に作成されてきたデジタル回路と、送受信のためのアナログ回路を一つの基板上に形成することができるという利点がある。
アナログ回路に用いられる重要な受動素子としてスパイラルインダクタがある。スパイラルインダクタの直径は数１０μｍ〜数１００μｍであり、トランジスタなどの能動素子と比べて非常に大きな面積を占める。従って、アナログ回路を備えた半導体装置を小型化するためにはスパイラルインダクタを小さくできればより効果的である。
従来の標準的なスパイラルインダクタは、渦状に配置した導電膜層による配線で形成されるスパイラル配線と、このスパイラル配線の内側の端から外側に引き出されたアンダーパス配線と、スパイラル配線とアンダーパス配線を電気的に接続するプラグ配線から形成される。
スパイラルインダクタは、半導体基板上に設けられた絶縁膜上に形成される。導電膜層としては、ガリウム砒素基板上では例えば金や金合金、シリコン基板上では例えばアルミニウムやアルミニウム合金もしくは銅などが用いられる。
前述のように、シリコンＣＭＯＳの微細化により、ＧＨｚ帯に利用できる高周波アナログ回路の作成にシリコン基板が用いられるようになったことで半導体装置の小型化が進んだが、半導体装置の横方向の微細化を行うためには、アナロダ回路に用いる導電膜層の厚さを薄くする必要がある。これにより、スパイラルインダクタは小型化されるが、導電膜層の厚さを薄くするとスパイラルインダクタの抵抗値は高くなり性能が低下する。
そこで、その解決策として従来下記のような方法が提案されている。
例えば、Ｊ．Ｎ．Ｂｕｒｇｈａｒｔｚ他，「Ｍｉｃｒｏｗａｖｅ Ｉｎｄｕｃｔｏｒｓ ａｎｄ Ｃａｐａｃｉｔｏｒｓ ｉｎ Ｓｔａｎｄａｒｄ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ」，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹＳ，ＶＯＬ．４４，ｐ．１００−１０４，１９９６に示された従来のスパイラルインダクタは、アルミと銅の合金による４層の導電膜層を用いて作られている。半導体基板にはシリコン基板が用いられており、その上の絶縁層上に、第１の導電膜層から第４の導電膜層が間に絶縁層を挟んで重ねられている。スパイラル配線は、各導電膜層をプラグ配線によって並列に接続することにより形成されている。
このように、２層以上の導電膜層を並列に接続してスパイラル配線を形成することによりスパイラル配線の抵抗値を下げ、スパイラルインダクタの性能を向上させている。
この従来のスパイラルインダクタでは、アンダーパス配線は第１の導電膜層によって形成されており、スパイラル配線とはプラグ配線によって電気的に接続されている。
また、例えば特開平９−１８１２６４号公報に示された従来のスパイラルインダクタでは、第２の導電膜層でスパイラル配線を形成し、その下に位置する第１の導電膜層によってアンダーパス配線を形成している。さらに、第１の導電膜層のアンダーパス配線を形成する領域以外の部分によってスパイラル配線を形成し、第２の導電膜層によるスパイラル配線と並列に接続している。
このように、この従来のスパイラルインダクタでは、スパイラル配線のうち、複数の導電膜層を並列接続した部分では導電膜層が実質的に厚くなっているので、抵抗値が抑えられている。
しかし、これらの従来のスパイラルインダクタにおいては、アンダーパス配線や、上述の第２の従来例のアンダーパス配線と交差した領域のスパイラル配線は、少ない導電膜層によって形成されていることからその部分での抵抗値は下げることができない。
さらに、スパイラルインダクタに多くの電流を流す場合、次のような問題がある。
スパイラルインダクタを、例えば無線通信の送信回路のような多くの電流が流れる回路に用いる場合には、スパイラルインダクタの性能を高めることよりもエレクトロマイグレーション（断線）が起こらないようにすることが重要な課題である。エレクトロマイグレーションは、配線中の電子流によって配線中の金属原子が移動し、欠陥が誘起されることによって発生する。
上述した従来のスパイラルインダクタのうち、少ない導電膜層で形成されている部分ではエレクトロマイグレーションが発生しやすい。具体的には、上述のＪ．Ｎ．Ｂｕｒｇｈａｒｔｚ他により開示されたスパイラルインダクタにおけるアンダーパス配線、特開平９−１８１２６４号公報に開示されたスパイラルインダクタにおけるアンダーパス配線とこれに交差するスパイラル配線の部分が該当する。従って、スパイラル配線部分が２層以上の導電膜層によって形成されていても、信頼性の点からそのスパイラルインダクタには１層で形成されたアンダーパス配線部分に流すことができる電流しか流すことができないことになる。
従来のスパイラルインダクタにおいてエレクトロマイグレーションを防止する場合、以下のような方法が考えられる。
１つの方法は、アンダーパス配線の幅を広くし、アンダーパス配線部分のエレクトロマイグレーション耐性を高くすることである。しかし、半導体基板に接近しているアンダーパス配線の幅を広げると、アンダーパス配線と半導体基板との間の寄生容量がそれに比例して増加し、スパイラルインダクタの性能が劣化する。また、スパイラル配線とアンダーパス配線との対向面積も広くなるので、この間に存在する寄生容量も増加し、これもスパイラルインダクタの特性劣化の要因となる。
別の方法として、半導体基板に最も近い２層の導電膜層を並列接続してアンダーパス配線を形成し、スパイラル配線は最上層のみによって形成するという方法もある。この方法によれば、アンダーパス配線が２層になるためエレクトロマイグレーション耐性は高くなる。また、前述の方法に比べアンダーパス配線に付随する寄生容量の増加を抑えることができる。しかし、スパイラル配線を２層で形成した場合と同じインダクタンスを得るためには、配線の幅を広げると同時に、スパイラル配線の直径を大きくする必要があり、それだけ大きな面積が必要になる。
このように、従来のスパイラルインダクタでエレクトロマイグレーションを防ぐためには、寄生容量が増加して性能が悪くなるか、または、スパイラル配線の面積が大きくなってしまう。すなわち、性能か面積のどちらかを犠牲にしなければならないという課題があった。
この発明は上記のような課題を解決するためになされたもので、エレクトロマイグレーションを抑制すると共に、スパイラルインダクタの性能を下げず、かつ小型のスパイラルインダクタを得ることを目的とする。
【発明の開示】
この発明に係るスパイラルインダクタは、半導体基板上に絶縁体を挟んで配置されたｎ層（ｎ≧２）の導電膜層により形成されたスパイラルインダクタであって、電気的に接続された上下方向に隣接するｉ層（２≦ｉ≦ｎ）の導電膜層を渦状に配置することにより形成されたスパイラル配線と、電気的に接続された上下方向に隣接するｋ層（１≦ｋ≦ｎ−１）の導電膜層により形成され、スパイラル配線の内側の端に電気的に接続されたアンダーパス配線とを備え、スパイラル配線とアンダーパス配線が交差する部分では、スパイラル配線を形成する導電膜層のうち上下方向に隣接するｊ層（１≦ｊ＜ｉ）がアンダーパス配線を形成する導電膜層として用いられ、アンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いものである。
このことによって、エレクトロマイグレーションを抑制すると共に、スパイラルインダクタの性能を下げず、かつ小型のスパイラルインダクタが得られる効果がある。
【図面の簡単な説明】
第１図は、この発明の実施の形態１による、スパイラルインダクタを上面から見た模式図である。
第２図は、この発明の実施の形態１による、スパイラルインダクタの配線の寸法を示す図である。
第３図は、この発明の実施の形態１による、スパイラルインダクタの斜視図である。
第４図は、この発明の実施の形態１による、スパイラルインダクタの分解斜視図である。
第５図は、第１図のＡ−Ｂ方向の断面図である。
第６図は、この発明の実施の形態２による、スパイラルインダクタの上面から見た模式図である。
第７図は、この発明の実施の形態２による、スパイラルインダクタの斜視図である。
第８図は、この発明の実施の形態３による、スパイラルインダクタの上面から見た模式図である。
第９図は、この発明の実施の形態３による、スパイラルインダクタの斜視図である。
第１０図は、この発明の実施の形態４による、スパイラルインダクタの上面から見た模式図である。
第１１図は、この発明の実施の形態４による、スパイラルインダクタの斜視図である。
第１２図は、この発明の実施の形態４による、スパイラルインダクタを簡略化した図である。
第１３図は、この発明の実施の形態５による、トランスを上面から見た模式図である。
第１４図は、この発明の実施の形態５による、トランスの斜視図である。
第１５図は、この発明の実施の形態５による、トランスを簡略化した図である。
【発明を実施するための最良の形態】
以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面にしたがって説明する。
実施の形態１．
第１図は、実施の形態１によるスパイラルインダクタ１００を上面から見た模式図である。また、第３図はスパイラルインダクタ１００の斜視図であり、第４図は配線間の位置関係を説明するためにスパイラルインダクタ１００を上下方向に分割した状態を示す斜視図である。さらに第５図は、第１図のＡ−Ｂ断面の断面図である。
第３図、第４図、第５図に示すように、スパイラルインダクタ１００は、半導体基板８０の上に第１の金属配線３０、第２の金属配線４０、第３の金属配線５０を形成する導電膜層が設けられている。各導電膜層の間には、例えば、厚さ１μｍの絶縁体９０が設けられている。第２の金属配線４０は、第４図に示すように金属片４０ａ，４０ｂ，４０ｃから形成されている。
また、スパイラルインダクタ１００は、第４図に示すようにアンダーパス配線１０と、スパイラル配線２０によって構成される。
アンダーパス配線１０は、第４図に示すように第１の金属配線３０と金属片４０ｃを多数の第１のコンタクト配線６０によって並列接続することにより形成されている。
スパイラル配線２０は、第４図に示すように、直下にアンダーパス配線１０のある所では第３の金属配線５０のみで構成され、直下にアンダーパス配線１０が無いところでは、第３の金属配線５０と第２の金属配線４０とを第２のコンタクト配線７０によって並列に接続することにより形成されている。
第２図は、スパイラルインダクタ１００の配線の寸法を示す図である。図に示すように、スパイラル配線２０を形成する第３の金属配線５０の幅は、直下にアンダーパス配線１０のない直線部では例えば２０μｍとする。一方、直下にアンダーパス配線１０のある直線部では例えば３０μｍとし、幅を広くする。
また、第２の金属配線４０については、スパイラル配線２０を形成する部分（金属配線４０ｂ，４０ｃ）については幅を２０μｍとし、アンダーパス配線１０を形成する部分（金属配線４０ａ）については３０μｍとする。アンダーパス配線１０を形成する第１の金属配線３０の幅は３０μｍとする。
このように、スパイラル配線２０については、第３の金属配線５０と第２の金属配線４０を並列接続した部分は狭い幅（２０μｍ）とし、第３の金属配線５０のみで形成される部分は広い幅（３０μｍ）にした。また第１の金属配線３０と第２の金属配線４０で形成されるアンダーパス配線１０の幅は３０μｍとした。
このように少ない層で形成される部分の幅を広くすることで、スパイラルインダクタ１００のいずれの部分でも、エレクトロマイグレーションを起こさないようにすることが出来る。また、この構成によれば、アンダーパス配線１０の幅が広くなりすぎる事による寄生容量の増加の問題を回避できる。さらにスパイラルインダクタ１００の占める面積を小さくする事が出来る。
各配線の幅は、スパイラルインダクタ１００を小型にするという観点から、エレクトロマイグレーションが発生しない下限の幅を選べばよい。
なお、実施の形態１では、第５図に示すようにスパイラルインダクタ１００は絶縁体９０に囲まれているが、各金属配線による構造が支持され、かつ絶縁されるならば、例えば複数の絶縁体の積層構造であってもよい。また、一部が中空であったり、スパイラルインダクタ１００とは絶縁された導電体を含む構造であってもよい。
また、各金属配線とコンタクト配線は、異なる材料で形成されていてもよいし、例えば銅を用いたダマシン構造のように同じ材料で同時に形成するようにしてもよい。
また、この実施の形態１では、コンタクト配線は円筒状の導電体であるが、電気的に上下の配線間を接続できれば他の形状であってもよい。例えば、スパイラル配線の配線方向に沿って設けた溝を導電体で埋めたような板状のコンタクト配線であっても良い。
また、第１〜第３の金属配線を形成する導電膜層の厚さを合わせて調整することにより、各配線構造の幅を決定してもよい。例えば、最上層（第３の金属配線５０）の導電膜層を厚くすれば、配線の幅はより狭くすることが出来る。
また、実施の形態１では半導体基板としてシリコン基板を用いたが、例えばＳｉＧｅ基板、あるいは複数種類の半導体を積層した基板、あるいは間に絶縁体を挟んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のような基板を用いてもよい。
以上のように、この実施の形態１によれば、３層の導電膜層を備えたスパイラルインダクタ１００において、アンダーパス配線１０が直下にあるところでは１層の導電膜層によってスパイラル配線２０を形成するかわりに配線幅を広くし、アンダーパス配線１０が直下に無いところでは２層の導電膜層によってスパイラル配線２０を形成する代わりに配線幅を狭くするようにしたので、スパイラルインダクタ１００の各部でエレクトロマイグレーションを抑制すると共に、スパイラルインダクタ１００の性能を下げず、かつ面積の増加を抑えることができる。
なお、スパイラルインダクタ１００は３層の導電膜層を備えたものに限定せず、２層以上であれば何層の導電膜層を備えていてもよい。３層以上の導電膜層を備える場合でも、その全ての導電膜層をスパイラル配線に用いる必要は無く、２層以上の任意の導電膜層を用いてスパイラル配線を形成すればよい。このとき望ましくは、半導体基板から離れた上層の導電膜層を用いてスパイラルインダクタを構成することにより半導体基板とスパイラルインダクタとの間の寄生容量を減らすことが可能となり、より高性能なスパイラルインダクタを得ることができる。
実施の形態２．
スパイラルインダクタの外形は、実施の形態１のような四角形に限定するものではなく、五角形やそれ以上の辺数の多角形でもよい。また、スパイラルインダクタの２つの端子の方向は実施の形態１のように１８０度に限定しない。
例えば第６図および第７図に示すスパイラルインダクタ２００のように、八角形の形状で端子が９０度の方向に引き出されていてもよい。図中の符号については、第１図および第３図の符号と同一の符号は同一の構成要素をあらわしている。
図に示すように、アンダーパス配線１０が直下にある直線部分（八角形の１辺）では、アンダーパス配線１０が直下にない直線部分よりも配線幅が広くなっている。
このように、スパイラルインダクタの外形や端子の方向にかかわらず、実施の形態１と同様の効果を奏する。
実施の形態３．
さらに、スパイラルインダクタの外形は、第８図および第９図に示すスパイラルインダクタ３００のように曲線で形成されていてもよい。図中の符号については、第１図および第３図の符号と同一の符号は同一の構成要素をあらわしている。
第８図に示すように、第２の金属配線４０と第３の金属配線５０とを第２のコンタクト配線７０で接続することによりスパイラル配線２０を形成している部分では、図の上半分における配線幅が狭くなっている。第２の金属配線４０のみでスパイラル配線２０を形成しているところでは、一定の広い幅で形成されている。
配線幅の異なる部分同士の接続は、第８図および第９図に示すように、滑らかに配線幅を変えて接続する方が望ましい。
なお、スパイラルインダクタ３００のエレクトロマイグレーション耐性は、スパイラル配線各部（２層部分と１層部分）において、最も幅の狭い部分における値で考えればよい。
このように、スパイラルインダクタの外形が曲線で形成されていても、実施の形態１と同様の効果を得ることができる。
実施の形態４．
実施の形態１〜３はいずれも２端子のスパイラルインダクタであるが、スパイラルインダクタの途中に一つ以上の引き出し線があってもよい。
第１０図はこの発明の実施の形態４によるスパイラルインダクタ４００を上面から見た模式図である。また、第１１図は、スパイラルインダクタ４００の斜視図である。スパイラルインダクタ４００は、２層の導電膜層を備え、上側の導電膜層により第２の金属配線４１が形成され、下側の導電膜層により第１の金属配線３１が形成されている。
スパイラルインダクタ４００は、第１のアンダーパス配線１１（端子Ｙ）と第２のアンダーパス配線１２（端子Ｚ）を備えている。端子Ｚはスパイラル配線の途中からの引き出し線であり、端子Ｙはスパイラル配線の内側の端の端子である。スパイラルインダクタ４００は、第１２図に示すように簡略化して表すことができる。
第１のアンダーパス配線１１および第２のアンダーパス配線１２は、第２の金属配線３１の一部によって形成されている。
また、スパイラル配線は第１のアンダーパス配線１１および第２のアンダーパス配線１２が直下にあるところでは第２の金属配線４１のみで形成される。その他の部分では、第２の金属配線４１と第１の金属配線３１を第１のコンタクト配線６１で並列接続することにより形成されている。
スパイラル配線の配線幅は、第１のアンダーパス配線１１および第２のアンダーパス配線１２が直下にある直線部では、直下にない直線部よりも広くなっている。
このような構造にすることで、実施の形態１と同様の効果が得られる。
なお、それぞれの端子を形成するアンダーパス配線については、流れる電流量に見合った配線幅を個別に設定するのが望ましい。
また、両端の端子Ｘ，Ｙのうち、２層の金属配線を用いて構成される外側の端子により多くの電流が流れるように設定することが望ましい。そのようにすれば第１のアンダーパス配線１１に流れる電流量を少なくできるので、第１のアンダーパス配線１１の配線幅を抑えることができる。これにより、第１のアンダーパス配線１１と半導体基板、あるいは第１のアンダーパス配線１１とその上のスパイラル配線の間の寄生容量が抑えられ、より高性能なスパイラルインダクタが得られる。
実施の形態５．
実施の形態１〜４は、いずれもひとつのスパイラルインダクタの例であるが、スパイラルインダクタを２つ組み合わせたトランスであっても同様の構造により同様の効果をえることができる。
第１３図は、この発明の実施の形態５によるトランス５００を上面から見た模式図である。また、第１４図は、トランス５００の斜視図である。
トランス５００は、端子Ｗと端子Ｘの組で一つのスパイラルインダクタ、端子Ｙと端子Ｚの組で他の一つのスパイラルインダクタを形成している。トランス５００は第１５図に示すように簡略化して表すことができる。
また、トランス５００は、２層の導電膜層を備え、上側の導電膜層により第２の金属配線４２が形成され、下側の導電膜層により第１の金属配線３２が形成されている。
第１のアンダーパス配線１３（端子Ｘ）および第２のアンダーパス配線１４（端子Ｚ）は、第２の金属配線３２の一部によって形成されている。また、スパイラル配線は第１のアンダーパス配線１３および第２のアンダーパス配線１４が直下にあるところでは第２の金属配線４２のみで形成される。その他の部分では、第２の金属配線４２と第１の金属配線３２を第１のコンタクト配線６２で並列接続することにより形成されている。
スパイラル配線の配線幅は、第１のアンダーパス配線１３および第２のアンダーパス配線１４が直下にある直線部（図中、垂直方向の配線）では、直下にない直線部（図中、水平方向の配線）よりも広くなっている。
このような構造にすることで、トランス５００においても実施の形態１と同様の効果が得られる。
なお、スパイラル配線を直線状の配線で構成する場合においては、アンダーパス配線と交差する幅の広い直線部分の一部だけが少ない配線層で形成される構造（例えば実施の形態１や実施の形態４など）、または、実施の形態５のようにアンダーパス配線と交差する幅の広い直線部分の全体が少ない配線層で形成される構造のいずれをとることも可能である。
どちらの構造においても、エレクトロマイグレーションを抑制することができる。また、スパイラルインダクタの占有面積に差は無い。しかし、前者では、金属配線の広い部分が半導体基板に接近するため寄生抵抗が低減できる代わりに寄生容量が増加する。また、後者では寄生容量が低減する反面その抵抗が高くなるという得失がある。
このため、スパイラルインダクタやトランスを用いる回路の動作周波数が低い場合は前者を、動作周波数が高い場合は後者を選択することにより、その周波数でより影響が大きい寄生成分の効果を低減させることが可能となる。
【産業上の利用可能性】
以上のように、この発明に係るスパイラルインダクタは、エレクトロマイグレーションを抑制し、高性能で小型のスパイラルインダクタを実施するのに適している。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【技術分野】
この発明は、スパイラルインダクタおよびトランスに関するものである。
【背景技術】
携帯電話などの携帯端末はより小型で高性能なものが求められる。そのため、携帯端末に組み込まれる例えば高周波デバイス等の装置は、小型化、高性能化が進められている。
携帯端末や無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）では、送信周波数としてＧＨｚ帯が多く用いられている。従来、ＧＨｚ帯を利用した送受信のためのアナログ回路に用いられる半導体装置はガリウム砒素基板上に形成されていた。
しかし、シリコンＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の微細化が進み、シリコン基板上での動作可能周波数が高くなったことに伴い、ＧＨｚ帯用の半導体装置もシリコン基板を用いて作ることが可能になった。シリコン基板上に形成することにより、ガリウム砒素基板上に形成するよりも安価に製造することができる。また、従来からシリコン基板上に作成されてきたデジタル回路と、送受信のためのアナログ回路を一つの基板上に形成することができるという利点がある。
アナログ回路に用いられる重要な受動素子としてスパイラルインダクタがある。スパイラルインダクタの直径は数１０μｍ〜数１００μｍであり、トランジスタなどの能動素子と比べて非常に大きな面積を占める。従って、アナログ回路を備えた半導体装置を小型化するためにはスパイラルインダクタを小さくできればより効果的である。
従来の標準的なスパイラルインダクタは、渦状に配置した導電膜層による配線で形成されるスパイラル配線と、このスパイラル配線の内側の端から外側に引き出されたアンダーパス配線と、スパイラル配線とアンダーパス配線を電気的に接続するプラグ配線から形成される。
スパイラルインダクタは、半導体基板上に設けられた絶縁膜上に形成される。導電膜層としては、ガリウム砒素基板上では例えば金や金合金、シリコン基板上では例えばアルミニウムやアルミニウム合金もしくは銅などが用いられる。
前述のように、シリコンＣＭＯＳの微細化により、ＧＨｚ帯に利用できる高周波アナログ回路の作成にシリコン基板が用いられるようになったことで半導体装置の小型化が進んだが、半導体装置の横方向の微細化を行うためには、アナロダ回路に用いる導電膜層の厚さを薄くする必要がある。これにより、スパイラルインダクタは小型化されるが、導電膜層の厚さを薄くするとスパイラルインダクタの抵抗値は高くなり性能が低下する。
そこで、その解決策として従来下記のような方法が提案されている。
例えば、Ｊ．Ｎ．Ｂｕｒｇｈａｒｔｚ他，「Ｍｉｃｒｏｗａｖｅ Ｉｎｄｕｃｔｏｒｓ ａｎｄ Ｃａｐａｃｉｔｏｒｓ ｉｎ Ｓｔａｎｄａｒｄ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ」，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹＳ，ＶＯＬ．４４，ｐ．１００−１０４，１９９６に示された従来のスパイラルインダクタは、アルミと銅の合金による４層の導電膜層を用いて作られている。半導体基板にはシリコン基板が用いられており、その上の絶縁層上に、第１の導電膜層から第４の導電膜層が間に絶縁層を挟んで重ねられている。スパイラル配線は、各導電膜層をプラグ配線によって並列に接続することにより形成されている。
このように、２層以上の導電膜層を並列に接続してスパイラル配線を形成することによりスパイラル配線の抵抗値を下げ、スパイラルインダクタの性能を向上させている。
この従来のスパイラルインダクタでは、アンダーパス配線は第１の導電膜層によって形成されており、スパイラル配線とはプラグ配線によって電気的に接続されている。
また、例えば特開平９−１８１２６４号公報に示された従来のスパイラルインダクタでは、第２の導電膜層でスパイラル配線を形成し、その下に位置する第１の導電膜層によってアンダーパス配線を形成している。さらに、第１の導電膜層のアンダーパス配線を形成する領域以外の部分によってスパイラル配線を形成し、第２の導電膜層によるスパイラル配線と並列に接続している。
このように、この従来のスパイラルインダクタでは、スパイラル配線のうち、複数の導電膜層を並列接続した部分では導電膜層が実質的に厚くなっているので、抵抗値が抑えられている。
しかし、これらの従来のスパイラルインダクタにおいては、アンダーパス配線や、上述の第２の従来例のアンダーパス配線と交差した領域のスパイラル配線は、少ない導電膜層によって形成されていることからその部分での抵抗値は下げることができない。
さらに、スパイラルインダクタに多くの電流を流す場合、次のような問題がある。
スパイラルインダクタを、例えば無線通信の送信回路のような多くの電流が流れる回路に用いる場合には、スパイラルインダクタの性能を高めることよりもエレクトロマイグレーション（断線）が起こらないようにすることが重要な課題である。エレクトロマイグレーションは、配線中の電子流によって配線中の金属原子が移動し、欠陥が誘起されることによって発生する。
上述した従来のスパイラルインダクタのうち、少ない導電膜層で形成されている部分ではエレクトロマイグレーションが発生しやすい。具体的には、上述のＪ．Ｎ．Ｂｕｒｇｈａｒｔｚ他により開示されたスパイラルインダクタにおけるアンダーパス配線、特開平９−１８１２６４号公報に開示されたスパイラルインダクタにおけるアンダーパス配線とこれに交差するスパイラル配線の部分が該当する。従って、スパイラル配線部分が２層以上の導電膜層によって形成されていても、信頼性の点からそのスパイラルインダクタには１層で形成されたアンダーパス配線部分に流すことができる電流しか流すことができないことになる。
従来のスパイラルインダクタにおいてエレクトロマイグレーションを防止する場合、以下のような方法が考えられる。
１つの方法は、アンダーパス配線の幅を広くし、アンダーパス配線部分のエレクトロマイグレーション耐性を高くすることである。しかし、半導体基板に接近しているアンダーパス配線の幅を広げると、アンダーパス配線と半導体基板との間の寄生容量がそれに比例して増加し、スパイラルインダクタの性能が劣化する。また、スパイラル配線とアンダーパス配線との対向面積も広くなるので、この間に存在する寄生容量も増加し、これもスパイラルインダクタの特性劣化の要因となる。
別の方法として、半導体基板に最も近い２層の導電膜層を並列接続してアンダーパス配線を形成し、スパイラル配線は最上層のみによって形成するという方法もある。この方法によれば、アンダーパス配線が２層になるためエレクトロマイグレーション耐性は高くなる。また、前述の方法に比べアンダーパス配線に付随する寄生容量の増加を抑えることができる。しかし、スパイラル配線を２層で形成した場合と同じインダクタンスを得るためには、配線の幅を広げると同時に、スパイラル配線の直径を大きくする必要があり、それだけ大きな面積が必要になる。
このように、従来のスパイラルインダクタでエレクトロマイグレーションを防ぐためには、寄生容量が増加して性能が悪くなるか、または、スパイラル配線の面積が大きくなってしまう。すなわち、性能か面積のどちらかを犠牲にしなければならないという課題があった。
この発明は上記のような課題を解決するためになされたもので、エレクトロマイグレーションを抑制すると共に、スパイラルインダクタの性能を下げず、かつ小型のスパイラルインダクタを得ることを目的とする。
【発明の開示】
この発明に係るスパイラルインダクタは、半導体基板上に絶縁体を挟んで配置されたｎ層（ｎ≧２）の導電膜層により形成されたスパイラルインダクタであって、電気的に接続された上下方向に隣接するｉ層（２≦ｉ≦ｎ）の導電膜層を渦状に配置することにより形成されたスパイラル配線と、電気的に接続された上下方向に隣接するｋ層（１≦ｋ≦ｎ−１）の導電膜層により形成され、スパイラル配線の内側の端に電気的に接続されたアンダーパス配線とを備え、スパイラル配線とアンダーパス配線が交差する部分では、スパイラル配線を形成する導電膜層のうち上下方向に隣接するｊ層（１≦ｊ＜ｉ）がアンダーパス配線を形成する導電膜層として用いられ、アンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いものである。
このことによって、エレクトロマイグレーションを抑制すると共に、スパイラルインダクタの性能を下げず、かつ小型のスパイラルインダクタが得られる効果がある。
【図面の簡単な説明】
第１図は、この発明の実施の形態１による、スパイラルインダクタを上面から見た模式図である。
第２図は、この発明の実施の形態１による、スパイラルインダクタの配線の寸法を示す図である。
第３図は、この発明の実施の形態１による、スパイラルインダクタの斜視図である。
第４図は、この発明の実施の形態１による、スパイラルインダクタの分解斜視図である。
第５図は、第１図のＡ−Ｂ方向の断面図である。
第６図は、この発明の実施の形態２による、スパイラルインダクタの上面から見た模式図である。
第７図は、この発明の実施の形態２による、スパイラルインダクタの斜視図である。
第８図は、この発明の実施の形態３による、スパイラルインダクタの上面から見た模式図である。
第９図は、この発明の実施の形態３による、スパイラルインダクタの斜視図である。
第１０図は、この発明の実施の形態４による、スパイラルインダクタの上面から見た模式図である。
第１１図は、この発明の実施の形態４による、スパイラルインダクタの斜視図である。
第１２図は、この発明の実施の形態４による、スパイラルインダクタを簡略化した図である。
第１３図は、この発明の実施の形態５による、トランスを上面から見た模式図である。
第１４図は、この発明の実施の形態５による、トランスの斜視図である。
第１５図は、この発明の実施の形態５による、トランスを簡略化した図である。
【発明を実施するための最良の形態】
以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面にしたがって説明する。
実施の形態１．
第１図は、実施の形態１によるスパイラルインダクタ１００を上面から見た模式図である。また、第３図はスパイラルインダクタ１００の斜視図であり、第４図は配線間の位置関係を説明するためにスパイラルインダクタ１００を上下方向に分割した状態を示す斜視図である。さらに第５図は、第１図のＡ−Ｂ断面の断面図である。
第３図、第４図、第５図に示すように、スパイラルインダクタ１００は、半導体基板８０の上に第１の金属配線３０、第２の金属配線４０、第３の金属配線５０を形成する導電膜層が設けられている。各導電膜層の間には、例えば、厚さ１μｍの絶縁体９０が設けられている。第２の金属配線４０は、第４図に示すように金属片４０ａ，４０ｂ，４０ｃから形成されている。
また、スパイラルインダクタ１００は、第４図に示すようにアンダーパス配線１０と、スパイラル配線２０によって構成される。
アンダーパス配線１０は、第４図に示すように第１の金属配線３０と金属片４０ｃを多数の第１のコンタクト配線６０によって並列接続することにより形成されている。
スパイラル配線２０は、第４図に示すように、直下にアンダーパス配線１０のある所では第３の金属配線５０のみで構成され、直下にアンダーパス配線１０が無いところでは、第３の金属配線５０と第２の金属配線４０とを第２のコンタクト配線７０によって並列に接続することにより形成されている。
第２図は、スパイラルインダクタ１００の配線の寸法を示す図である。図に示すように、スパイラル配線２０を形成する第３の金属配線５０の幅は、直下にアンダーパス配線１０のない直線部では例えば２０μｍとする。一方、直下にアンダーパス配線１０のある直線部では例えば３０μｍとし、幅を広くする。
また、第２の金属配線４０については、スパイラル配線２０を形成する部分（金属配線４０ｂ，４０ｃ）については幅を２０μｍとし、アンダーパス配線１０を形成する部分（金属配線４０ａ）については３０μｍとする。アンダーパス配線１０を形成する第１の金属配線３０の幅は３０μｍとする。
このように、スパイラル配線２０については、第３の金属配線５０と第２の金属配線４０を並列接続した部分は狭い幅（２０μｍ）とし、第３の金属配線５０のみで形成される部分は広い幅（３０μｍ）にした。また第１の金属配線３０と第２の金属配線４０で形成されるアンダーパス配線１０の幅は３０μｍとした。
このように少ない層で形成される部分の幅を広くすることで、スパイラルインダクタ１００のいずれの部分でも、エレクトロマイグレーションを起こさないようにすることが出来る。また、この構成によれば、アンダーパス配線１０の幅が広くなりすぎる事による寄生容量の増加の問題を回避できる。さらにスパイラルインダクタ１００の占める面積を小さくする事が出来る。
各配線の幅は、スパイラルインダクタ１００を小型にするという観点から、エレクトロマイグレーションが発生しない下限の幅を選べばよい。
なお、実施の形態１では、第５図に示すようにスパイラルインダクタ１００は絶縁体９０に囲まれているが、各金属配線による構造が支持され、かつ絶縁されるならば、例えば複数の絶縁体の積層構造であってもよい。また、一部が中空であったり、スパイラルインダクタ１００とは絶縁された導電体を含む構造であってもよい。
また、各金属配線とコンタクト配線は、異なる材料で形成されていてもよいし、例えば銅を用いたダマシン構造のように同じ材料で同時に形成するようにしてもよい。
また、この実施の形態１では、コンタクト配線は円筒状の導電体であるが、電気的に上下の配線間を接続できれば他の形状であってもよい。例えば、スパイラル配線の配線方向に沿って設けた溝を導電体で埋めたような板状のコンタクト配線であっても良い。
また、第１〜第３の金属配線を形成する導電膜層の厚さを合わせて調整することにより、各配線構造の幅を決定してもよい。例えば、最上層（第３の金属配線５０）の導電膜層を厚くすれば、配線の幅はより狭くすることが出来る。
また、実施の形態１では半導体基板としてシリコン基板を用いたが、例えばＳｉＧｅ基板、あるいは複数種類の半導体を積層した基板、あるいは間に絶縁体を挟んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のような基板を用いてもよい。
以上のように、この実施の形態１によれば、３層の導電膜層を備えたスパイラルインダクタ１００において、アンダーパス配線１０が直下にあるところでは１層の導電膜層によってスパイラル配線２０を形成するかわりに配線幅を広くし、アンダーパス配線１０が直下に無いところでは２層の導電膜層によってスパイラル配線２０を形成する代わりに配線幅を狭くするようにしたので、スパイラルインダクタ１００の各部でエレクトロマイグレーションを抑制すると共に、スパイラルインダクタ１００の性能を下げず、かつ面積の増加を抑えることができる。
なお、スパイラルインダクタ１００は３層の導電膜層を備えたものに限定せず、２層以上であれば何層の導電膜層を備えていてもよい。３層以上の導電膜層を備える場合でも、その全ての導電膜層をスパイラル配線に用いる必要は無く、２層以上の任意の導電膜層を用いてスパイラル配線を形成すればよい。このとき望ましくは、半導体基板から離れた上層の導電膜層を用いてスパイラルインダクタを構成することにより半導体基板とスパイラルインダクタとの間の寄生容量を減らすことが可能となり、より高性能なスパイラルインダクタを得ることができる。
実施の形態２．
スパイラルインダクタの外形は、実施の形態１のような四角形に限定するものではなく、五角形やそれ以上の辺数の多角形でもよい。また、スパイラルインダクタの２つの端子の方向は実施の形態１のように１８０度に限定しない。
例えば第６図および第７図に示すスパイラルインダクタ２００のように、八角形の形状で端子が９０度の方向に引き出されていてもよい。図中の符号については、第１図および第３図の符号と同一の符号は同一の構成要素をあらわしている。
図に示すように、アンダーパス配線１０が直下にある直線部分（八角形の１辺）では、アンダーパス配線１０が直下にない直線部分よりも配線幅が広くなっている。
このように、スパイラルインダクタの外形や端子の方向にかかわらず、実施の形態１と同様の効果を奏する。
実施の形態３．
さらに、スパイラルインダクタの外形は、第８図および第９図に示すスパイラルインダクタ３００のように曲線で形成されていてもよい。図中の符号については、第１図および第３図の符号と同一の符号は同一の構成要素をあらわしている。
第８図に示すように、第２の金属配線４０と第３の金属配線５０とを第２のコンタクト配線７０で接続することによりスパイラル配線２０を形成している部分では、図の上半分における配線幅が狭くなっている。第２の金属配線４０のみでスパイラル配線２０を形成しているところでは、一定の広い幅で形成されている。
配線幅の異なる部分同士の接続は、第８図および第９図に示すように、滑らかに配線幅を変えて接続する方が望ましい。
なお、スパイラルインダクタ３００のエレクトロマイグレーション耐性は、スパイラル配線各部（２層部分と１層部分）において、最も幅の狭い部分における値で考えればよい。
このように、スパイラルインダクタの外形が曲線で形成されていても、実施の形態１と同様の効果を得ることができる。
実施の形態４．
実施の形態１〜３はいずれも２端子のスパイラルインダクタであるが、スパイラルインダクタの途中に一つ以上の引き出し線があってもよい。
第１０図はこの発明の実施の形態４によるスパイラルインダクタ４００を上面から見た模式図である。また、第１１図は、スパイラルインダクタ４００の斜視図である。スパイラルインダクタ４００は、２層の導電膜層を備え、上側の導電膜層により第２の金属配線４１が形成され、下側の導電膜層により第１の金属配線３１が形成されている。
スパイラルインダクタ４００は、第１のアンダーパス配線１１（端子Ｙ）と第２のアンダーパス配線１２（端子Ｚ）を備えている。端子Ｚはスパイラル配線の途中からの引き出し線であり、端子Ｙはスパイラル配線の内側の端の端子である。スパイラルインダクタ４００は、第１２図に示すように簡略化して表すことができる。
第１のアンダーパス配線１１および第２のアンダーパス配線１２は、第２の金属配線３１の一部によって形成されている。
また、スパイラル配線は第１のアンダーパス配線１１および第２のアンダーパス配線１２が直下にあるところでは第２の金属配線４１のみで形成される。その他の部分では、第２の金属配線４１と第１の金属配線３１を第１のコンタクト配線６１で並列接続することにより形成されている。
スパイラル配線の配線幅は、第１のアンダーパス配線１１および第２のアンダーパス配線１２が直下にある直線部では、直下にない直線部よりも広くなっている。
このような構造にすることで、実施の形態１と同様の効果が得られる。
なお、それぞれの端子を形成するアンダーパス配線については、流れる電流量に見合った配線幅を個別に設定するのが望ましい。
また、両端の端子Ｘ，Ｙのうち、２層の金属配線を用いて構成される外側の端子により多くの電流が流れるように設定することが望ましい。そのようにすれば第１のアンダーパス配線１１に流れる電流量を少なくできるので、第１のアンダーパス配線１１の配線幅を抑えることができる。これにより、第１のアンダーパス配線１１と半導体基板、あるいは第１のアンダーパス配線１１とその上のスパイラル配線の間の寄生容量が抑えられ、より高性能なスパイラルインダクタが得られる。
実施の形態５．
実施の形態１〜４は、いずれもひとつのスパイラルインダクタの例であるが、スパイラルインダクタを２つ組み合わせたトランスであっても同様の構造により同様の効果をえることができる。
第１３図は、この発明の実施の形態５によるトランス５００を上面から見た模式図である。また、第１４図は、トランス５００の斜視図である。
トランス５００は、端子Ｗと端子Ｘの組で一つのスパイラルインダクタ、端子Ｙと端子Ｚの組で他の一つのスパイラルインダクタを形成している。トランス５００は第１５図に示すように簡略化して表すことができる。
また、トランス５００は、２層の導電膜層を備え、上側の導電膜層により第２の金属配線４２が形成され、下側の導電膜層により第１の金属配線３２が形成されている。
第１のアンダーパス配線１３（端子Ｘ）および第２のアンダーパス配線１４（端子Ｚ）は、第２の金属配線３２の一部によって形成されている。また、スパイラル配線は第１のアンダーパス配線１３および第２のアンダーパス配線１４が直下にあるところでは第２の金属配線４２のみで形成される。その他の部分では、第２の金属配線４２と第１の金属配線３２を第１のコンタクト配線６２で並列接続することにより形成されている。
スパイラル配線の配線幅は、第１のアンダーパス配線１３および第２のアンダーパス配線１４が直下にある直線部（図中、垂直方向の配線）では、直下にない直線部（図中、水平方向の配線）よりも広くなっている。
このような構造にすることで、トランス５００においても実施の形態１と同様の効果が得られる。
なお、スパイラル配線を直線状の配線で構成する場合においては、アンダーパス配線と交差する幅の広い直線部分の一部だけが少ない配線層で形成される構造（例えば実施の形態１や実施の形態４など）、または、実施の形態５のようにアンダーパス配線と交差する幅の広い直線部分の全体が少ない配線層で形成される構造のいずれをとることも可能である。
どちらの構造においても、エレクトロマイグレーションを抑制することができる。また、スパイラルインダクタの占有面積に差は無い。しかし、前者では、金属配線の広い部分が半導体基板に接近するため寄生抵抗が低減できる代わりに寄生容量が増加する。また、後者では寄生容量が低減する反面その抵抗が高くなるという得失がある。
このため、スパイラルインダクタやトランスを用いる回路の動作周波数が低い場合は前者を、動作周波数が高い場合は後者を選択することにより、その周波数でより影響が大きい寄生成分の効果を低減させることが可能となる。
【産業上の利用可能性】
以上のように、この発明に係るスパイラルインダクタは、エレクトロマイグレーションを抑制し、高性能で小型のスパイラルインダクタを実施するのに適している。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁体を挟んで配置されたｎ層（ｎ≧２）の導電膜層により形成されたスパイラルインダクタであって、
電気的に接続された上下方向に隣接するｉ層（２≦ｉ≦ｎ）の上記導電膜層を渦状に配置することにより形成されたスパイラル配線と、
電気的に接続された上下方向に隣接するｋ層（１≦ｋ≦ｎ−１）の上記導電膜層により形成され、上記スパイラル配線の内側の端に電気的に接続されたアンダーパス配線とを備え、
上記スパイラル配線と上記アンダーパス配線が交差する部分では、上記スパイラル配線を形成する導電膜層のうち上下方向に隣接するｊ層（１≦ｊ＜ｉ）が上記アンダーパス配線を形成する導電膜層として用いられ、
上記アンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、上記アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いことを特徴とするスパイラルインダクタ。
【請求項２】
電気的に接続された上下方向に隣接するｈ層（１≦ｈ≦ｎ−１）の導電膜層により形成され、前期スパイラル配線の両端以外の箇所に電気的に接続された第２のアンダーパス配線を備え、
上記スパイラル配線と上記第２のアンダーパス配線が交差する部分では、上記スパイラル配線を形成する導電膜層のうち上下方向に隣接するｍ層（１≦ｍ＜ｉ）が上記アンダーパス配線を形成する導電膜層として用いられ、
上記第２のアンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、上記アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いことを特徴とする請求の範囲第１項記載のスパイラルインダクタ。
【請求項３】
請求の範囲第１項または請求の範囲第２項に記載のスパイラルインダクタを２つ組み合わせたトランス。
【請求項１】
半導体基板上に絶縁体を挟んで配置されたｎ層（ｎ≧２）の導電膜層により形成されたスパイラルインダクタであって、
電気的に接続された上下方向に隣接するｉ層（２≦ｉ≦ｎ）の上記導電膜層を渦状に配置することにより形成されたスパイラル配線と、
電気的に接続された上下方向に隣接するｋ層（１≦ｋ≦ｎ−１）の上記導電膜層により形成され、上記スパイラル配線の内側の端に電気的に接続されたアンダーパス配線とを備え、
上記スパイラル配線と上記アンダーパス配線が交差する部分では、上記スパイラル配線を形成する導電膜層のうち上下方向に隣接するｊ層（１≦ｊ＜ｉ）が上記アンダーパス配線を形成する導電膜層として用いられ、
上記アンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、上記アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いことを特徴とするスパイラルインダクタ。
【請求項２】
電気的に接続された上下方向に隣接するｈ層（１≦ｈ≦ｎ−１）の導電膜層により形成され、前期スパイラル配線の両端以外の箇所に電気的に接続された第２のアンダーパス配線を備え、
上記スパイラル配線と上記第２のアンダーパス配線が交差する部分では、上記スパイラル配線を形成する導電膜層のうち上下方向に隣接するｍ層（１≦ｍ＜ｉ）が上記アンダーパス配線を形成する導電膜層として用いられ、
上記第２のアンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、上記アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いことを特徴とする請求の範囲第１項記載のスパイラルインダクタ。
【請求項３】
請求の範囲第１項または請求の範囲第２項に記載のスパイラルインダクタを２つ組み合わせたトランス。
【国際公開番号】ＷＯ２００４／０７０７４６
【国際公開日】平成１６年８月１９日（２００４．８．１９）
【発行日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−５６７８６７（Ｐ２００４−５６７８６７）
【国際出願番号】ＰＣＴ／ＪＰ２００３／００１１３８
【国際出願日】平成１５年２月４日（２００３．２．４）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【国際公開日】平成１６年８月１９日（２００４．８．１９）
【発行日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００３／００１１３８
【国際出願日】平成１５年２月４日（２００３．２．４）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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