スマート・バス制御ユニット
【目的】 入出力制御機能を実現する新たな改良されたスマート・バス制御ユニットを提供する。
【構成】 本発明は２つのデータ処理システムの関係において使用される。第１のデータ処理システム１０７はマイクロチャネル・アーキテクチャ及びマイクロチャネル・バスを使用する。１個或いは複数のマイクロチャネル入出力アダプタ１２８がマイクロチャネル・バスに接続され、入出力装置１３０、１３１、１３２をマイクロチャネル・バスに接続する。第２のデータ処理システム１０１は、マイクロチャネル・システムと非互換なアーキテクチャを有するバスを含む。
【構成】 本発明は２つのデータ処理システムの関係において使用される。第１のデータ処理システム１０７はマイクロチャネル・アーキテクチャ及びマイクロチャネル・バスを使用する。１個或いは複数のマイクロチャネル入出力アダプタ１２８がマイクロチャネル・バスに接続され、入出力装置１３０、１３１、１３２をマイクロチャネル・バスに接続する。第２のデータ処理システム１０１は、マイクロチャネル・システムと非互換なアーキテクチャを有するバスを含む。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にデータ処理システム・アーキテクチャに関し、特に第１のデータ・プロセッサの入出力バスを第２のデータ・プロセッサの入出力バスに対し、データが両方のプロセッサ間で双方向に転送されるように結合するプログラマブル入出力バス・アダプタに関する。本発明は２つのデータ・プロセッサが２種類の実質的に異なるコンピュータ・アーキテクチャにより構成される状況に適用される。
【０００２】
【従来の技術】パーソナル・コンピュータが実業界及び自然科学分野において受入れられるにつれて、データ処理システム間の連結性ニーズが増大しつつある。しかしながら、現存のデータ処理システムは、複数のコンピュータ・アーキテクチャのいずれかに従い編成されている。これらのコンピュータ・アーキテクチャは、しばしば相互に非互換であり、こうした２つの非互換のシステム間の直接接続は意味のある結果を生まない。従って、非互換のアーキテクチャを有する２つのデータ・プロセッサ間のインタフェースを提供する目的で、様々な従来システムが開発されてきた。
【０００３】２つのデータ・プロセッサ間のインタフェースを提供するために一般的に使用される１つの技術は、一方のプロセッサから他方のプロセッサへのデータのフローをバッファリングするバッファ記憶機構を使用する。バッファ記憶機構は双方向データ・フローを提供する。一方のプロセッサから他方のプロセッサへのデータ・ブロック転送が望まれる場合、ブロックはまず第１のプロセッサからバッファ記憶機構に転送される。次に、データ・ブロックがバッファ記憶機構から第２のデータ・プロセッサに読出される。ここで到来する全てのデータは、バッファが読出される以前にバッファ記憶機構内に存在しなければならないため、前述の２つのデータ転送は同時には発生しない。これらの従来のバッファリング技術は、しばしば"蓄積交換（store and forward）"或いは"メールボックス（mailbox）"と呼ばれる。
【０００４】別の従来システムは、第１のアーキテクチャを有するマスタ・コンピュータ・システムと第２のアーキテクチャを有するスレーブ要素との間のデータ転送装置を提供する。こうしたシステムはBergerらによる米国特許第５０４３８７７号 "Architecture Converter for Slave Elements"（１９９１年８月２７日出願）に開示されており、本発明においても参照される。この装置は、第１のアーキテクチャに対応する信号を、第２のアーキテクチャに対応する信号に変換する変換回路を含む。この変換回路はまた、第２のアーキテクチャに対応する信号を、第１のアーキテクチャに対応する信号に変換する機能も有している。
【０００５】上記Bergerによるシステムは、拡張工業標準アーキテクチャ（ＥＩＳＡ：Extended Industry Standard Architecture ）バスを使用するマスタ・コンピュータ・システムを使用して設計される。スレーブ要素は、ＩＢＭから提供されるマイクロチャネルとして知られるアーキテクチャを使用する。マイクロチャネルはＩＢＭの登録商標である。マイクロチャネル・コンピュータは、ＥＩＳＡタイプのバス・アーキテクチャとは直接的に互換性のない３２ビットのデータ転送形式を提供する。
【０００６】ＥＩＳＡ／マイクロチャネル変換システムは、一般的には満足するものであるが、装置がＥＩＳＡ及びマイクロチャネル・アーキテクチャにもとづき動作するように設計される。更に、このシステムは第１のアーキテクチャのマスタ要素と、第２のアーキテクチャのスレーブ要素を使用することが望まれる状況に適用される。マスタ／スレーブ・システム・トポロジは、ＥＩＳＡ／マイクロチャネル以外のアーキテクチャの組合わせにおいては、最適なオペレーション効率を提供しない。
【０００７】別の従来システムは、周辺装置をマイクロチャネル・タイプ・アーキテクチャ・バス・システムに接続することを促進するように設計される集積回路チップを提供する。このシステムはPlevaらによる米国特許第４９９１０８５号"PersonalComputer Bus Interface Chip with Multi-Function Address RelocationPins" （１９９１年２月５日出願）に開示されている。全ての機能に共通のマイクロチャネル信号及びプロトコル信号が、単一のインタフェース・チップ上に含まれるように、集積回路が区分化されたインタフェースを提供する。
【０００８】マイクロチャネル・システムは、ＩＢＭ ＡＴシステム・アーキテクチャなどの他のタイプのシステム上で使用される非コード化メモリ入出力信号とは異なり、コード化サイクル・コマンドを使用する。ＩＢＭ ＡＴシステム・アーキテクチャは、パーソナル・コンピュータの広範に使用可能なクラスにおける業界標準に発展した。パーソナル・コンピュータに関わる多くの基本的な周辺装置が、非コード化コマンド信号を要求する。これらの装置をマイクロチャネル・タイプのバスに接続するために、周辺装置により使用され認識されるコマンドを提供するための、バス・ステータス信号をデコードする論理が提供されなければならない。
【０００９】集積回路チップは単純な周辺装置をマイクロチャネル・バスに接続するための有用なインタフェースを提供するが、チップは完全に異なるシステム・アーキテクチャを有する２つの完全に集積化されたデータ処理システムを接続することが望まれるシステム・アプリケーションに対応して設計されていない。こうしたアプリケーションはこの集積回路チップの機能を超越する。
【００１０】周辺装置及びホスト・コンピュータ用に設計される別の従来システムの例が、Estrada らによる米国特許第４８５５９０５号（１９８９年８月８日出願）に述べられている。Estrada による装置は、記憶プログラム命令のシーケンスを実行するデータ処理要素を含む入出力制御装置である。記憶プログラム命令は、特定の入出力装置とホスト・コンピュータとの間のデータ転送を制御する。しかしながら、上記Pleva特許に関連して前述された時と類似の理由により、Estradaによる装置は、異なるバス・アーキテクチャを使用する２つの完全に集積化されたデータ処理システムを接続することが望まれる状況には適応しない。
【００１１】２つの異なるデータ処理システムを相互接続するための１つの技術が、Anthony、Jr．らによる米国特許第４７０９３２８号"Composite DataProcessing System Using Multiple Standalone Processing System"（１９８７年１１月２４日出願）に述べられている。このAnthony のシステムでは、各個々のデータ処理システムのアドレス空間内の共用デュアル・ポート・メモリ領域を使用することにより、データ処理システムを単一の複合システムに相互接続する。各データ処理システムが他のシステムを制御可能なように、仮想チャネルが割込み生成用に使用される。各データ処理システムはスタンドアロン・プログラムを実行する機能を有する。
【００１２】上記Anthony による装置は、ホスト・プロセッサに結合されるチャネル・バスを含む。チャネル・バスは、入出力データ及びコマンドをホスト・プロセッサと入出力ハードウェア・アダプタにより制御される複数の入出力装置との間で転送するために、複数の入出力ハードウェア・アダプタに接続されるように適応される。仮想チャネル・アダプタはホスト・プロセッサからチャネル活動化信号を受信し、チャネル活動化信号に応答して制御信号を生成する。
【００１３】上記Anthony による装置の目的は、比較的複雑な事務用タイプのホスト・コンピュータ・システムを、基本パーソナル・コンピュータ補助システムに接続するための技術を提供する。こうしたパーソナル・コンピュータ・システムは、しばしば、ＰＣ、ＸＴ、及びＡＴシステムとして一般に知られる３つの比較的単純な入出力バス構造の１つを使用する。このようにパーソナル・コンピュータは、ホスト・コンピュータのための複数の機能を実行するために使用可能である。しかしながら、上記Anthony によるシステムは、比較的複雑な非同期のバス構成を使用するマイクロチャネル・システムに関連しては、好適には適応しない。
【００１４】マイクロチャネル・システムは重要な性能的利点を提供し、従来のＰＣ、ＡＴ、及びＸＴシステムに比較した場合、特に特定のタイプのシステム・アプリケーションに好適である。マイクロチャネル環境などの比較的複雑なアーキテクチャに適応可能であり、２つの異なるデータ処理システムを相互接続するための技術が望まれる。
【００１５】現存のマイクロチャネル処理システムは、命令を実行するプレーナ・プロセッサをメモリ装置と一緒に含む。マイクロチャネル通信リンクは、プレーナ・プロセッサと、ＳＣＳＩバス或いはローカル・エリア・ネットワーク・ポートなどの１個或いは複数の通信ポートとの間のインタフェースを提供する。１個或いは複数のマイクロチャネル入出力アダプタは、マイクロチャネル通信リンクと関連して使用される。
【００１６】マイクロチャネル環境に適用可能な現存の技術は、最適な効率及び速度を提供しない。これは多くのタスクが、マイクロチャネル・プレーナ・プロセッサに委託されていることによる。これらのタスクには、ＩＢＭ Ｓｙｓｔｅｍ Ｓ／３９０の入出力チャネル及び制御ユニット・エミュレーションが含まれる。プレーナ・プロセッサによるこれらのタスクの実行は、マイクロチャネル・システム性能を大幅に低下させる。
【００１７】
【発明が解決しようとする課題】従って、プロセッサ間のインタフェースを提供する改良されたシステムが必要とされる。このインタフェースは２つのプロセッサ間において、現存のシステム・トポロジに比較して、より高速なデータ転送レートを提供しなければならない。また、多重、並行、独立なプロセッサ間オペレーションを可能とする改良されたインタフェース機構が望まれる。このインタフェースは、マイクロチャネルのプレーナ・プロセッサがより効率的に使用されるように、チャネル及び制御ユニットをエミュレートする機能を含まねばならない。
【００１８】
【課題を解決するための手段】本発明によれば、入出力制御機能を実施する新たな改良されたスマート・バス制御ユニットが提供される。本発明は２つのデータ処理システムの関係において使用される。第１のデータ処理システムは、マイクロチャネル・アーキテクチャ及びマイクロチャネル・バスを使用する。入出力装置をマイクロチャネル・バスに接続するために、１個或いは複数のマイクロチャネル入出力アダプタがマイクロチャネル・バスに接続される。第２のデータ処理システムは、マイクロチャネル・システムと非互換のアーキテクチャを有するバスを含む。
【００１９】本発明のスマート・バス制御ユニットは、第１のデータ処理システムを第２のデータ処理システムにインタフェースするためのインタフェース手段を含む。このインタフェース手段は、マイクロチャネル・バスを第２のデータ処理システムのバスに接続する。また、スマート・バス制御ユニットが１個或いは複数のマイクロチャネル入出力アダプタを直接アクセスすることを可能とする、アクセス手段が提供される。このアクセス手段は、複数のマイクロチャネル入出力アダプタ・コンポーネントに直接アクセスすることのできるマイクロプロセッサを含む。このように、マイクロチャネル・アーキテクチャを使用するデータ処理システムが、他のタイプのデータ処理システムと共に使用される。こうした他のタイプのシステムには、ＩＢＭ Ｓｙｓｔｅｍ／３９０などが含まれる。
【００２０】本発明の実施例では、スマート・バス制御ユニットが、少なくとも１個の入出力アダプタを含むマイクロチャネル・バスのオペレーションを制御する制御手段を含む。この制御手段は、アクセス手段に含まれるマイクロプロセッサ装置により実行されるマイクロコード命令を含む。マイクロコード命令は、入出力アダプタ或いはマイクロチャネル・バスに関する、少なくとも１つの入出力機能を提供する。マイクロコードは、スマート・バス制御ユニットに１個または複数のチャネル機能を独立に実行させることにより、独立型のバス制御ユニット・オペレーションを提供する。このようにアダプタ・アクセス手段は、複数の入出力アダプタ間で効率的なデータ転送を提供する。
【００２１】本発明の別の実施例では、ＲＩＳＣタイプのマイクロプロセッサ装置を使用する。単一の専用の制御カードがマイクロチャネル入出力アダプタとして使用される。こうした制御カードは、マイクロチャネル・プレーナ・データ・プロセッサに対して、追加設置される入出力アダプタをサポートする能力を提供する。これらの入出力アダプタは、マイクロチャネル・システムなどの第１のデータ処理システム１０７の入出力バス機能をオペレートする手段を含む。アクセス手段は、マイクロチャネル・バス・マスタ・アクセス装置及び以前に構築されたサブシステム制御ブロック（以降では"ＳＣＢ（Subsystem Control Block）" と呼ぶ）プロトコルを使用して動作する。スマート・バス制御ユニットはマイクロチャネルＳＣＢアーキテクチャをサポートして、アダプタ間におけるピア・ツー・ピア（peer-to-peer）通信を可能とする。
【００２２】バス・マスタ・アクセス装置或いはインタフェース手段は、カスタム集積回路チップ・セットを含んでもよい。本発明はまた、ＥＳＡアドレス指定モードをサポートするアドレス指定手段を含む。３２ビットのデータ・ストリームが提供される場合、最大４０メガバイト／秒のデータ転送レートがマイクロチャネル上において可能となる。
【００２３】
【実施例】図１は本発明のスマート・バス制御ユニット１１２の動作環境を表すハードウェア・ブロック図である。スマート・バス制御ユニット１１２は、第１のデータ処理システム１０７と第２のデータ処理システム１０１との間のインタフェースとして機能する。第１のデータ処理システム１０７はマイクロチャネル・アーキテクチャを使用し、マイクロチャネル１０３及びマイクロチャネル１０５を含む。マイクロチャネル・システムの基本動作は、当業者にはよく知られている。マイクロチャネルはＩＢＭの登録商標である。第２のデータ処理システム１０１は、マイクロチャネル・プロトコルと非互換なアーキテクチャを使用する。
【００２４】第１のデータ処理システム１０７の各マイクロチャネル１０３、１０５は、マイクロチャネル・バスを含む。例えばマイクロチャネル１０３はマイクロチャネル・バス＃１（参照番号１１８）を使用し、マイクロチャネル１０５はマイクロチャネル・バス＃２（参照番号１２０）を使用する。各マイクロチャネル・バス１１８、１２０は、プレーナ・プロセッサ１２２及び１個または複数の入出力アダプタ１２８に接続される。プレーナ・プロセッサ１２２はメモリ１２６で示される電子メモリを提供される。各入出力アダプタ１２８は入出力装置１３０、１３１、１３２を接続するように設計される。
【００２５】第２のデータ処理システム１０１は中央処理ユニット（ＣＰＵ）１０２、及びメモリ・ユニット１０４を含む。ＣＰＵ１０２は入出力バス＃１（参照番号１０６）、入出力バス＃２（参照番号１０８）及び入出力バス＃３（参照番号１１０）などで示される１個または複数の入出力バスに接続される。入出力バス＃１、＃２及び＃３（それぞれ１０６、１０８及び１１０）は、マイクロチャネル・アーキテクチャと物理的及び論理的に非互換なプロトコルを使用する。
【００２６】本発明の実施例では、第２のデータ処理システム１０１はＩＢＭ Ｓ／３９０システムであり、入出力バス＃１、＃２及び＃３は、Ｓ／３９０システムのオペレーションに一致して体系化される情報を伝達する。ＩＢＭ Ｓ／３９０システムの基本的な全てのオペレーションが、当業者には一般に知られている。
【００２７】本発明のスマート・バス制御ユニット１１２（図１）は、第１及び第２のデータ処理システム１０７、１０１間における通信を可能とする。ＩＢＭ Ｓ／３９０ 入出力バス＃１（１０６）、＃２（１０８）または＃３（１１０）と、マイクロチャネル・バス１１８または１２０との間の直接接続は可能ではない。これはＳ／３９０バスが、マイクロチャネル・バスと異なるライン数を有することによる。更にＩＢＭ Ｓ／３９０システムは、アドレス情報、転送長及びデータを受渡す選択サイクル及びデータ・サイクルの概念に従う。従って、一方のデータ処理システム（すなわち第１のデータ処理システム１０７）から他方のデータ処理システム（すなわち第２のデータ処理システム１０１）へデータを転送する以前に、データを再フォーマット或いは再編成することが必要となる。
【００２８】マイクロチャネル１０３、１０５入出力技術の最近の発展により、ＩＢＭ Ｓ／３９０システム１０１とマイクロチャネル１０３、１０５システムとをインタフェースするために、スマート・バス制御ユニット１１２を使用することは、特に有利である。マイクロチャネル１０３、１０５をＩＢＭ Ｓ／３９０データ処理システム１０１に結合することにより、比較的コンパクトで低コストな集積データ処理システムが提供される。スマート・バス制御ユニット１１２は、ＩＢＭＳ／３９０コンピュータの現在体系化されている全てのアドレス指定モードをサポートする一方で、Ｓ／３９０入出力命令の処理を可能とする。
【００２９】スマート・バス制御ユニット１１２は、マイクロチャネル１０３或いはマイクロチャネル１０５などの第１のデータ処理システム１０７と、第２のデータ処理システム１０１とをインタフェースするためのインタフェース手段を含む。各スマートバス制御ユニット１１２は、入出力バス＃１（１０６）、入出力バス＃２（１０８）、或いは入出力バス＃３（１１０）などの入出力バスに接続される。各スマートバス制御ユニット１１２は、マイクロチャネル・バス＃１（参照番号１１８）或いはマイクロチャネル・バス＃２（参照番号１２０）などのマイクロチャネル・バスを介して、マイクロチャネル１０３、１０５とインタフェースする。入出力バス＃１（１０６）、入出力バス＃２（１０８）、入出力バス＃３（１１０）、マイクロチャネル・バス＃１（参照番号１１８）及びマイクロチャネル・バス＃２（参照番号１２０）の各々は、アドレス情報、制御情報、及びデータを転送するための複数のラインを含む。
【００３０】スマート・バス制御ユニット１１２は、マイクロチャネル１１８を介して１個または複数のマイクロチャネル入出力アダプタ１２８をアクセスするためのアクセス手段を含む。このアクセス手段は、複数のマイクロチャネル入出力アダプタ１２８コンポーネントを直接アクセス可能なマイクロプロセッサを含む。このように、マイクロチャネル１０３或いは１０５などのマイクロチャネル・アーキテクチャを使用するデータ処理システムが、ＩＢＭ Ｓ／３９０などの他のタイプのデータ処理システムと共に使用される。
【００３１】スマート・バス制御ユニット１１２は、少なくとも１個の入出力アダプタ１２８及びマイクロチャネル・バス１１８または１２０を制御する制御手段を含む。この制御手段は、アクセス手段に含まれるマイクロプロセッサ２０６装置により実行されるマイクロコード命令を含む。マイクロコード命令は、入出力アダプタ１２８或いはマイクロチャネル・バス１１８または１２０の少なくとも１個の入出力機能の性能を提供する。
【００３２】マイクロコードは、スマート・バス制御ユニット１１２が１個または複数のチャネル機能を独立に実行することを可能とすることにより、独立型のバス制御ユニット１１２オペレーションを提供する。全てのＩＢＭ Ｓ／３９０チャネル機能は、スマート・バス制御ユニット１１２に関連して実行されるマイクロコードにより達成される。独立で並行なプレーナ・プロセッサ１２２オペレーションが可能となり、マイクロチャネル１０３、１０５のトラフィックを最小化し、マイクロチャネル１０３、１０５が比較的高効率に動作する。マイクロコードは１つの共通のハードウェア・プラットフォーム上で構成され、マイクロコードにより実行される機能は、スマート・バス制御ユニット１１２とプレーナ・プロセッサ１２２との間に割当てられる。マイクロコードは比較的柔軟であり、今後開発される予定のＩＢＭ Ｓ／３９０制御ユニットの他のタイプのエミュレーションを可能とする。このように、アダプタ・アクセス手段は複数の入出力アダプタ１２８間における効率的なデータ転送を提供する。
【００３３】本発明の別の実施例は、ＲＩＳＣタイプのマイクロプロセッサ装置を使用する。スマート・バス制御ユニット１１２は、単一の専用の制御カード上に製作される。こうした制御カードの使用は、マイクロチャネル・プレーナ・データ・プロセッサ１２２に、複数の入出力アダプタ１２８の設置をサポートする能力を提供する。スマート・バス制御ユニット１１２は、例えばＩＢＭ Ｓ／３９０などのデータ処理システムの入出力バス１０６、１０８、１１０機能をエミュレートするエミュレーション手段を含む。スマート・バス制御ユニット１１２のアクセス手段は、マイクロチャネル・バス・マスタ・アクセス装置と、以前に体系化されているサブシステム制御ブロック（以降"ＳＣＢ"と呼ぶ）プロトコルを使用して動作する。スマート・バス制御ユニット１１２はマイクロチャネルＳＣＢアーキテクチャをサポートすることにより、入出力アダプタ１２８間、或いは同一のマイクロチャネル１０３、１０５上に存在する他のスマート・バス制御ユニット１１２間におけるピア・ツー・ピア通信を可能とする。
【００３４】バス・マスタ・アクセス装置或いはインタフェース手段は、カスタム集積回路チップ・セットを含む。本発明はまたＩＢＭ Ｓ／３９０ ＥＳＡアドレス指定モードをサポートするアドレス指定手段を含む。３２ビットのデータ・ストリームが提供され、最大４０メガバイト／秒のデータ転送レートがマイクロチャネル上で可能となる。
【００３５】図２は図１のスマート・バス制御ユニット１１２のハードウェア・ブロック図である。スマート・バス制御ユニット１１２は第１のバス・インタフェース２０２、第２のバス・インタフェース２０４、マイクロプロセッサ２０６、及びメモリ２０８を含む。
【００３６】本発明の実施例では、第１のデータ処理システム１０７、バス・インタフェース２０２は、インテル社のマイクロチャネル・バス・マスタ・チップ・セット（部品番号８２３２５）を使用して実施される。第２のバス・インタフェース２０４はＩＢＭ Ｓ／３９０システムとインタフェースするように設計される。マイクロプロセッサ２０６は、インテルＩ８０９６０ＣＡマイクロプロセッサ集積回路などのＲＩＳＣプロセッサである。メモリ２０８はＥＰＲＯＭメモリ２１０、フラッシュ・メモリ２１２、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）２１４、及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１６を含む。
【００３７】第１のバス・インタフェース２０２は６４バイト容量のローカル・レジスタ２４５、及びデータ転送用のＤＭＡチャネル（ＤＭＡＣ）２４７を含む。ＤＭＡＣ２４７は３２ビットのシステム・アドレス・レジスタ（ＣＳＡＲ）２４９、２４ビットのバイト・カウント・レジスタ（ＣＢＣＲ）２５１、２４ビットのローカル・アドレス・レジスタ（ＣＬＡＲ）２５３、２４ビットのリンク式リスト・ポインタ（ＣＬＬＰ）２５５、８ビット制御レジスタ（ＣＣＲ）２５７、８ビット・ステータス・レジスタ（ＣＳＲ）２５９、及び割込みマスク・レジスタ（ＩＭＲ）２６１を含む。第１のバス・インタフェース２０２はまたＤＭＡＰ機能９０１を含む。ＤＭＡＰ機能９０１はシステム・アドレス・レジスタ（ＰＳＡＲ）９０３、データ・レジスタ（ＤＡＴＡ）９０５、制御レジスタ（ＰＣＲ）９０７、及びステータス・レジスタ（ＰＳＲ）９０９を含む。ＤＭＡＣ２４７機能及びＤＭＡＰ９０１機能の目的は、図６乃至図１４に関連して詳細に述べられる。
【００３８】第２のバス・インタフェース２０４は、第２のデータ処理システム１０１とマイクロチャネル１０３、１０５（図１）との間における全てのＳ／３９０メッセージ及びデータ転送のための移送機構を提供する。第２のバス・インタフェース２０４は、２個の内部６４バイト・ピンポン・バッファ２４１、２４３、及び高優先ＤＭＡポート３０１を含む。全てのメッセージ及びデータ転送は、スマート・バス制御ユニット１１２により実行される。第２のデータ処理システム１０１からのデータ転送は、スマート・バス制御ユニットのＤＲＡＭ２１４またはＳＲＡＭ２１６（図２）に向けられる。これらのデータ転送は、別のスマート・バス制御ユニット１１２、入出力アダプタ１２８、或いはプレーナ・メモリ１２６などの別のマイクロチャネル１０３、１０５装置（図１）への、またはそれらからの直接転送のために、第１のバス・インタフェース２０２へ直接経路指定されても良い。第２のバス・インタフェース２０４は、現在体系化されている全てのＳ／３９０、ＥＡ、及びＥＳＡアドレス指定モードに対応して構成可能である。
【００３９】図２を参照すると、スマート・バス制御ユニット１１２は、データをマイクロチャネル・バス＃１（参照番号１１８）、Ｓ／３９０入出力バス＃１（参照番号１０６）、マイクロプロセッサ２０６、及びメモリ２０８との間で転送するための複数のバスを使用する。例えば、マイクロプロセッサ２０６は第１のバス・インタフェース２０２及び第２のバス・インタフェース２０４に対し、第１の３２ビット・バス（参照番号２２２）、第１のトランシーバ２２４、第２の３２ビット・バス（参照番号２２６）、第２のトランシーバ２２８、及び１６ビット・バス（参照番号２３０）を介して接続される。第１及び第２のデータ処理システム・バス、インタフェース２０２、２０４は、１６ビット・バス（参照番号２３０）を介して一緒に接続される。
【００４０】マイクロプロセッサ２０６から第２のバス・インタフェース２０４に至る第２のパス２３４は、第２のレシーバ２２８を通過することなく、第２の３２ビット・バス（参照番号２２６）から第２のバス・インタフェース２０４へ直接通じる。マイクロプロセッサ２０６は、第１の３２ビット・バス（参照番号２２２）及び８ビット・バス（参照番号２３２）を介して、フラッシュ・メモリ２１２及びＥＰＲＯＭメモリ２１０をアクセスする。ＤＲＡＭ２１４及びＳＲＡＭ２１６は、第２の３２ビット・バス（参照番号２２６）を介してアクセスされる。
【００４１】Ｓ／３９０入出力バス＃１（参照番号１０６）はＩＢＭ Ｓ／３９０データ処理システムなどの第２のデータ処理システム１０１（図１）と、第２のバス・インタフェース２０４（図２）との間の物理接続を提供する。本発明は、第２のデータ処理システム１０１と第２のバス・インタフェース２０４との間で、双方向にメッセージまたはデータを独立に受渡す機能を含む。更に第２のバス・インタフェース２０４には、エラー情報を記憶し、第２のデータ処理システム１０１へ転送する機能、及び第２のデータ処理システム１０１によりセットされる汎用バス制御のための機能が含まれる。
【００４２】メッセージまたはブロック・データ転送の発信元及び宛先は、転送の方向により一般に示される。ダウン・オペレーションは、第２のデータ処理システム１０１から第２のバス・インタフェース２０４への転送を差す。ダウン・メッセージは、第２のデータ処理システム１０１により生成されて、第２のバス・インタフェース２０４内のローカル記憶内にフェッチされるメッセージとして定義される。アップ・メッセージは、第２のバス・インタフェース２０４から第２のデータ処理システム１０１へ転送されるメッセージを示す。アップ方向のデータ・ブロック転送は、第２のデータ処理システム１０１に方向付けされる。ダウン方向のデータ・ブロック転送は、第２のデータ処理システム１０１から第２のバス・インタフェース２０４に方向付けされる。
【００４３】Ｓ／３９０入出力バス＃１（参照番号１０６）は次の機能を可能とする。（１）ダウン・メッセージを第２のデータ処理システム１０１（図１）のメモリ・ユニット１０４から、第２のバス・インタフェース２０４の内部ダウン・メッセージ配列に送信する。（２）第２のバス・インタフェース２０４から第２のデータ処理システム１０１（図１）内の内部キューに向かうアップ・メッセージを受信する。（３）第２のデータ処理システムのメモリ・ユニット１０４（図１）から第２のバス・インタフェース２０４の内部ピンポン配列２４１、２４３（図２）へ、フェッチ・オペレーションを実行する。（４）メモリ・ユニット１０４（図１）及び第２のバス・インタフェース２０４の内部ピンポン配列２４１、２４３へのデータ転送を記憶する。（５）第２のデータ処理システム１０１（図１）へセンス情報を送信する。及び（６）第２のデータ処理システム１０１から制御情報を送信する。
【００４４】第１の３２ビット・バス（参照番号２２２）、第１のトランシーバ２２４、第２の３２ビット・バス（参照番号２２６）、第２のトランシーバ２２８、１６ビット・バス（参照番号２３０）、第２のパス２３４、及び８ビット・バス（参照番号２３２）は、共にローカル・プロセッサ・バスを構成する。ローカル・プロセッサ・バスは、マイクロプロセッサ２０６及び第１のバス・インタフェース２０２がマスタとして機能するように動作する。メモリ２０８及び第２のバス・インタフェース２０４はスレーブ装置として機能する。
【００４５】マイクロプロセッサ２０６はローカル・プロセッサ・バスを介してＤＲＡＭ２１４をアクセスし、機能的及び診断的マイクロコード・オペレーションを実行する。マイクロプロセッサ２０６はまた、ローカル・プロセッサ・バスを介して、フラッシュ・メモリ２１２及びＥＰＲＯＭ２１０をアクセスする。第２のバス・インタフェース２０４の内部ピンポン・バッファ２４１、２４３はローカル・プロセッサ・バスを介して、マイクロプロセッサ２０６によりアクセスされる。ローカル・プロセッサ・バスはまた、マイクロプロセッサ２０６に対し、第１のバス・インタフェース２０２のローカル・レジスタ２４５へのアクセスを提供する。マイクロチャネル・バス＃１（１１８）によるＤＲＡＭ２１４のアクセスは、ローカル・プロセッサ・バスを介して発生する。第１のバス・インタフェース２０２はローカル・プロセッサ・バスを介して、リンク・リストをフェッチする。１６ビット・バス２３０は、第２のバス・インタフェース２０４の内部ピンポン・バッファ２４１、２４３とマイクロチャネル・バス＃１（１１８）との間の入出力データ転送用に使用される。従って、この１６ビット・バス２３０はバイパス・バスと呼ばれる。
【００４６】第１のバス・インタフェース２０２は、マイクロチャネル・バス＃１（１１８）と物理的にインタフェースする。このバス・インタフェース２０２は、マイクロチャネル・バス＃１（１１８）上で使用される信号バス及びデータ・バスの各々に対応する機能を提供する。様々なデータ・オペレーションがマイクロチャネル・バス＃１（１１８）上で発生する。これらには、初期システム・セットアップの間における、第２のバス・インタフェース２０４のレジスタへのアクセスなどが含まれる。マイクロチャネル・バス＃１（１１８）はマスタ及びスレーブの両方のオペレーションを実行することができる。例えば、マスタ・オペレーションは第１のバス・インタフェース２０２により開始される。スレーブ・オペレーションは、ＤＲＡＭ２１４及びＳＲＡＭ２１６をアクセスするために、プレーナ・プロセッサ１２２または別のマイクロチャネル１０３、１０５を使用して実行される。
【００４７】スマート・バス制御ユニット１１２（図１R>１）は、記憶オペレーションまたはメッセージ・オペレーションを実行するようにプログラムされる。記憶オペレーションは、ＩＢＭ Ｓ／３９０記憶またはＩＢＭ Ｓ／３９０フェッチとしてプログラムされる。これらは第２のバス・インタフェース２０４内の同一の機能を使用する。オペレーションがメッセージ記憶（アップ・メッセージ）か、メッセージ・フェッチ（ダウン・メッセージ）かに依存して、メッセージ・オペレーションは別の制御機能を使用する。これはダウン・メッセージが、第２のバス・インタフェース２０４に対する内部オペレーションであるという事実に起因し、これにより第２のデータ処理システム１０１は、スマート・バス制御ユニット１１２のステータス或いはセット制御に関する情報を獲得する。通常のアップ及びダウン・メッセージは外部オペレーションであり、ローカル・マイクロプロセッサ２０６からのサービスを要求する。
【００４８】記憶処理オペレーションは、第２のバス・インタフェース２０４のＤＭＡ優先ポート３０１（図３R>３）などのＤＭＡポート、及び第１のバス・インタフェース２０２により提供されるＤＭＡＣ２４７（図２）を使用して実行される。バス・インタフェース２０４は、データ転送を制御する３つのデータ制御ブロックを提供する。これらのブロックには、ＤＭＡ優先ポート３０１に関連して使用されるデータ制御ブロック（図３）、及びピンポン・バッファ２４１及び２４３（図２）に関連して使用される２つの制御ブロックが含まれる。これら３つのデータ制御ブロックは、図３に関連して後述されるデータ構造を使用する。
【００４９】図３はＳ／３９０入出力バス＃１（図２の１０６）と、マイクロプロセッサ２０６及びメモリ２０８の少なくとも一方との間を、第２のバス・インタフェース２０４を介して転送されるデータ制御ブロックのデータ構造を表す。第２のバス・インタフェース２０４は高優先ＤＭＡポート３０１を含む。このポート３０１は、制御ユニットのＤＲＡＭ２１４またはＳＲＡＭ２１６（図２）と、第２のデータ処理システムのメモリ・ユニット１０４（図１）との間の、最大６４バイトの任意のデータ転送に使用される。
【００５０】図３を参照すると、いくつかのデータ・フィールドを含むデータ制御ブロック３０３が示される。Ｓ／３９０開始アドレス・フィールド３０５は、特定のデータ記憶オペレーションに対応するＳ／３９０開始アドレスを含む。Ｓ／３９０開始アドレスは、メモリ・ユニット１０４（図４）内のロケーションに対応する。データ制御ブロック３０３（図３）は更に、バイト・カウント・フィールド３０７、コマンド・フィールド３０９、アドレス限界許可（ＬＭ ＥＮＢ）フィールド３１３、アドレス限界フィールド３１５、アダプタ・ステータス・フィールド３１９、転送ステータス・フィールド３１７、キー・フィールド３２１、及びＩＯＰフィールド３２５を含む。これらのフィールドの使用については、図４乃至図６を参照しながら以降で詳しく述べられる。
【００５１】図４及び図５は、Ｓ／３９０（第２のデータ処理システム１０１）からスマート・バス制御ユニット１１２への転送を説明する流れ図である。このタイプの転送は、第２のデータ処理システムのメモリ・ユニット１０４（図１）と、第２のバス・インタフェース２０４内の優先データ・ポート３０１との間で行われることを述べておく。優先データ・ポート３０１が使用されるため、プログラムされる各転送は６４バイトに制限される。しかしながら、任意の優先ポート３０１のオペレーションは、第２のデータ処理システム１０１と第１のデータ処理システム１０７との間の、ピンポン・バッファ２４１、２４３及び第１のバス・インタフェース２０２を介する転送を中断する。
【００５２】プログラムはブロック４０１（図４）で開始され、マイクロプロセッサ２０６（図２）は転送の方向を決定する。転送がアップ方向（記憶オペレーション）の場合、マイクロプロセッサは転送されるデータを第２のバス・インタフェース内の優先バッファに書込まねばならない（ブロック４０３）。マイクロプロセッサは次に優先制御ブロック（ＰＣＢ：priority control block）を、Ｓ／３９０記憶キー、Ｓ／３９０開始記憶アドレス、バイト・カウント、アドレス限界チェック情報、及びコマンドの初期値により初期化する（ブロック４０５）。一度ＰＣＢがプログラムされると、マイクロプロセッサは"go"ビットをＰＣＢコマンド・フィールドに書込む（ブロック４０７）。この時点で、第２のバス・インタフェースが転送の実行を開始する。これは全てハードウェアがＰＣＢの内容を読出し、適切な選択サイクル・データを形成し、最大１６データ・サイクルを率いる選択サイクルを転送することにより達成される。転送が完了すると、ハードウェアは制御ブロックを最終Ｓ／３９０アドレス、バイト・カウント、及び転送及びアダプタのステータスで更新する。ハードウェアはまた転送を開始するために、プログラムにより以前にセットされた"go"ビットをリセットし、許可されれば割込みをマイクロプロセッサに送信する。この間、マイクロプロセッサは"go"ビットをポーリングするか、割込みを受信するまで他の処理を実行する。マイクロプロセッサは転送が完了したことを認識すると、制御装置ステータス及び転送ステータスを読出し、転送の結果を判断する（ブロック４１１）。ステータスがエラーを示す場合（ブロック４１５）、プログラムはエラー回復処理を実行して、オペレーションを再試行し、ハードウェアが動作不能であることを示すメッセージをサービス・システムに送信する。通常ステータスが受信されて、転送がダウン転送（すなわちフェッチ・オペレーション）の場合、マイクロプロセッサは優先バッファから受信データを読出す（ブロック４１９）。
【００５３】スマート・バス制御ユニット１１２（図１R>１）は、第２のデータ処理システムのメモリ・ユニット１０４（図１）と、マイクロチャネル・メモリ１２６（図１）または入出力アダプタ・メモリとの間のデータ転送を提供する。これらのデータ転送はＳ／３９０入出力バス＃１（図１の１０６）、入出力バス＃２（１０８）或いは入出力バス＃３（１１０）を使用する。バイパス・バス（図２の２３０）及びマイクロチャネル（１０３または１０５）もまた使用される。
【００５４】第２のバス・インタフェース２０４は２つのデータ制御ブロック３０３（図３）を使用して、第２のデータ処理システムのメモリ・ユニット１０４（図１R>１）と、第２のバス・インタフェース２０４内の２つの内部ピンポン・バッファ２４１、２４３（図２）との間のＤＭＡオペレーションを実行する。スマート・バス制御ユニットのマイクロプロセッサ２０６は、これらのデータ制御ブロック３０３（図３）の１つを初期化する一方、他のデータ制御ブロック３０３は第２のバス・インタフェース２０４（図２）により処理される。第２のバス・インタフェース２０４は、以前のオペレーションの完了後、データ転送要求を実行する。以前のオペレーションの完了は、バイト・カウント・フィールド３０７（図３）の値が０となることにより示される。
【００５５】２つのピンポン・バッファ２４１、２４３は、Ｓ／３９０入出力バス＃１（図１の１０６）、入出力バス＃２（１０８）或いは入出力バス＃３（１１０）、及びバイパス・バス２３０（図２）上で転送をオーバラップする。ピンポン・バッファ２４１、２４３と第１のバス・インタフェース２０２のローカル・レジスタ２４５（図２）との間のデータは、第１のバス・インタフェース２０２により提供されるＤＭＡチャネル（ＤＭＡＣ）２４７を使用して、バイパス・バス２３０上を転送される。第２のバス・インタフェース２０４は、第１のバス・インタフェース２０２にとっては、暗黙的にアドレス指定される装置のように見える。
【００５６】図６はバイパス・バス２３０（図２）を横断して、ピンポン・バッファ２４１、２４３とローカル・レジスタ２４５との間をデータ転送される信号を表す。バイパス・バス信号は、第１のバス・インタフェース２２２及び第２のバス・インタフェース２０４と共に、第１のパス・インタフェース２０２のＤＭＡＣレジスタ２４７にプログラムされるＤＭＡオペレーションを実行するための物理リンクを提供する。ＤＭＡ要求（ＤＭＡ ＲＥＱ）信号５０１（図６）が、第１のバス・インタフェース２０２からのデータ転送を要求するために、第２のバス・インタフェース２０４（図２）によりアサートされる（すなわち第１の論理状態が第２の論理状態に変化する）。ＤＭＡ応答（ＤＭＡ ＡＣＫ）信号５０３（図６）が、ＤＭＡ要求信号５０１（図６）の受信を通知するために、第１のバス・インタフェース２０２（図２）によりアサートされる。ＤＭＡ応答信号５０３は、ＤＭＡレディ（ＤＭＡ ＲＤＹ）信号５０５がアサートされるまで、アサートされた状態（例えばハイ論理状態）を保持する。ＤＭＡレディ信号５０５がアサートされると、ＤＭＡ応答信号５０３がニゲート（negate）される（すなわち第１の論理状態に戻される）。
【００５７】ＤＭＡレディ信号５０５は、第２のバス・インタフェース２０４（図４）からの読出しサイクルの間、データが有効なことを示すために使用される。ＤＭＡレディ信号５０５（図６）はまた、第２のバス・インタフェース２０４（図２）への書込みサイクルの間に、データが受付けられていることを示すために使用される。単一の転送では、ＤＭＡ要求信号５０１（図６）はＤＭＡ応答信号５０３がアサートされた後、且つＤＭＡレディ信号５０５がアサートされる以前に、ニゲートされなければならない。ＤＭＡレディ信号５０５がアサートされた後にＤＭＡ要求信号５０１がアサート状態を維持している場合、この状態はバースト要求の存在を暗示するために使用される。
【００５８】ＤＭＡＣ２４７（図２）オペレーションはプログラム制御の２つのモードのいずれかにより開始される。直接プログラム制御モードでは、マイクロプロセッサ２０６（図２）が全てのＤＭＡＣレジスタ（ＣＳＡＲ２４９、ＣＢＣＲ２５１、ＣＬＡＲ２５３、ＣＬＬＰ２５５、ＣＣＲ２５７、及びＣＳＲ２５９）に書込む。マイクロプロセッサは次にＳＴＡＲＴ ＤＭＡＣコマンドを第１のバス・インタフェース２０２に発する。直接プログラム制御モードでは、ＣＣＲ２５７レジスタのリンク式リスト連鎖ビットが０にセットされなければならない。第１のバス・インタフェース２０２はＣＬＬＰ２５５レジスタの内容を無視する。ＤＭＡＣオペレーションの終了時、ＤＭＡ ＢＵＳＹステータス及び転送終了ステータスがＣＳＲ２５９レジスタ内でリセットされる。要求がＩＭＲレジスタ２６１によりマスクされていない場合、ＤＭＡＣ終了割込みがマイクロプロセッサ２０６に要求される。
【００５９】ＤＭＡＣ２４７オペレーションの第２のプログラム制御モードは、リンク式リスト・モードと呼ばれる。リンク式リスト・モードのオペレーション・シーケンスが図７の流れ図で示される。ブロック６０１で、マイクロプロセッサ２０６（図２）は、制御ユニット・メモリ２０８のＤＲＡＭ２１４またはＳＲＡＭ２１６に存在する制御ブロック内に、１回或いは何回かの転送に対応するリンク式リスト・パラメータを構成する。制御ブロックはマイクロチャネル・アドレス、マイクロプロセッサ・アドレス、リンク式リスト・ポインタ、及びバイト・カウントを含むＤＭＡ転送情報を含む。
【００６０】１つのリンク式リスト制御ブロックが、別のリンク式リスト制御ブロックを指示することも可能である。ブロック６０３で、プログラムは任意の制御ブロックを次のリンク・リストに連鎖することが望まれるかを判断テストする。そうである時、プログラムはブロック６０５で、リンク式リストのＣＣＲ２５７（図２）フィールドのＬＬＣビットをセットし、プログラム制御はブロック６０１に戻る。ブロック６０３が否定されると、ブロック６０７に移行し、マイクロプロセッサ２０６はＤＭＡＣ開始信号を発する。ＤＭＡＣ開始信号の受信時、ブロック６０９で、第１のバス・インタフェース２０２は第１のリンク式制御ブロックをフェッチし、それぞれのレジスタにＤＭＡ転送情報をロードし、転送を実行する。
【００６１】ブロック６０９のＤＭＡ転送の後、プログラムはＤＭＡＣオペレーションが成功したかどうかを判断するための２つのテストを実行する。第１のテストはブロック６１１で実行されて、ＤＭＡ転送が成功したかどうかを判断する。成功しなかった場合、エラー・ステータス・ビットがブロック６１３でセットされ、プログラムは終了する。ＤＭＡ転送が成功した場合、ブロック６１１からの肯定分岐はブロック６１５に至り、ここでＬＬＣビットが１であるかがテストされる。最後のＤＭＡオペレーションの完了は、ＬＬＣビット値が０により示される。ＬＬＣが１の場合、プログラム制御はブロック６０９にループして戻る。ＬＬＣが１でない場合、完了良好ステータス・ビットがブロック６１７でセットされて、プログラムは終了する。
【００６２】リンク式リスト・モードの使用は、Ｓ／３９０メモリ・ユニット１０４（図１）の１つの連続空間から、マイクロチャネル・メモリ１２６のいくつかの不連続セクションへのデータ転送を可能とする。第１のバス・インタフェース２０２のＤＭＡＣ２４７（図２）は、境界制限無しにデータをマイクロチャネル・メモリ１２６（図１）の任意のバイト・アドレスに転送することができる。データ転送に関する唯一の制限は、転送長が４バイトよりも大きく、且つ１６メガバイトよりも小さくなければならないことである。
【００６３】マイクロプロセッサ２０６（図２）は、ＤＭＡＣオペレーションが進行中に停止されない。マイクロプロセッサ２０６はＤＭＡＣオペレーションが実行中に、メモリ２０８または第２のバス・インタフェース２０４を同時にアクセスすることができる。第１のバス・インタフェース２０２レジスタ（ＣＳＡＲ２４９、ＣＢＣＲ２５１、ＣＬＡＲ２５３、ＣＬＬＰ２５５、ＣＣＲ２５７、及びＣＳＲ２５９及びＩＭＲ２６１）に対するマイクロプロセッサ２０６の同時アクセスもまた許可される。マイクロプロセッサ２０６は、バイパス・バス２３０上における現行のＤＭＡサイクルの完了を判断するために、第１のバス・インタフェース２０２レジスタをポーリングすることができる。
【００６４】図８乃至図１１は、第２のデータ処理システム１０１（図１）のフェッチ・オペレーションに対応するオペレーション・シーケンスを示す流れ図である。このオペレーションはデータを、メモリ・ユニット１０４とマイクロチャネル・メモリ１２６との間で転送する。本発明の実施例では、メモリ・ユニット１０４はＩＢＭ Ｓ／３９０記憶装置である。プログラム制御はブロック７０１で開始され、マイクロプロセッサ２０６（図２）はデータ制御ブロック３０３（図３）のキー・フィールド３２１、Ｓ／３９０開始アドレス・フィールド３０５、及びバイト・カウント・フィールド３０７を、実行される転送に対応して初期化する。コマンド・フィールド３０９は"フェッチ"オペレーションを指定するようにセットされる。
【００６５】次にブロック７０３で、マイクロプロセッサ２０６（図２）はアダプタ・ステータス・フィールド３１７（図３）に書込み、第２のバス・インタフェース２０４（図２）に対し、ＧＯ／−ＤＥビットをアサートすることによりデータ転送を開始するように通知する。プログラム制御はブロック７０５に移行し、第２のバス・インタフェース２０４（図２）がＳ／３９０入出力バス＃１（１０６）上において記憶オペレーションを開始する。記憶オペレーションは最大１６データ・サイクルを率いる選択サイクルで開始される。
【００６６】初期Ｓ／３９０転送の間、ブロック７０７は初期化処理を実行し、マイクロプロセッサ２０６（図２R>２）はＤＭＡＣ２４７を次のように初期化する。ＣＳＡＲ２４９レジスタは、データが記憶されるマイクロチャネル・メモリ１２６（図１）アドレスにセットされる。ＣＢＣＲ２５１（図２）レジスタは、データの転送長にセットされ、これは１６メガバイト以下、且つ４バイトより大きくなければならない。要求が有ればＣＬＬＰ２５５レジスタがスマート・バス制御ユニット・メモリ２０８（図２）内のリンク式リスト・アドレスにセットされる。ＣＣＲ２５７レジスタは転送モードにセットされる。このモードは暗黙的オペレーション・モードであり、これはバイパス・バス２３０とマイクロチャネル・バス＃１（１１８）またはマイクロチャネル・バス＃２（１２０）のいずれか一方との間の転送を指定する。
【００６７】ブロック７０９で、マイクロプロセッサ２０６（図２）はＤＭＡＣ開始コマンドを第１のバス・インタフェース２０２に発する。第２のバス・インタフェース２０４はブロック７１１で、ＤＭＡ要求信号を第１のバス・インタフェース２０２に送信する。ＤＭＡ要求信号は、全パケット或いは部分的パケットがピンポン・バッファ２４１または２４３（図２）に到達すると、直ちに生成される。
【００６８】ブロック７１５で、第１のバス・インタフェース２０２（図２）はＤＭＡ応答信号を第２のバス・インタフェース２０４に対してアサートし、第２のバス・インタフェース２０４にデータを送信するように要求する。第２のバス・インタフェース２０４は次にＤＭＡレディ信号と共に、データをピンポン・バッファ２４１、２４３（図２）からバイパス・バス２３０上に転送する（ブロック７１７）。第１のバス・インタフェース２０２はローカル・レジスタ２４５（図２）が充填されると、直ちにマイクロチャネル・バス＃１（図１の１１８）を調停する（ブロック７１９）。
【００６９】マスタ権を獲得後、第１のバス・インタフェース２０２（図２）はマイクロチャネル・バス＃１（図１の１１８）上に最大４バイト／サイクルの増分でデータを転送する（図１０のブロック７２１）。第１のバス・インタフェース２０２（図２）は、ローカル・レジスタ２４５のデータを、マイクロチャネル・バス＃１（１１８）上に、スレーブ装置の応答レートで転送して空にする（ブロック７２３）。
【００７０】ブロック７１９からブロック７２３の実行の間、別のパケットのデータがピンポン・バッファ２４１、２４３（図２）に到来する。こうしたデータ・パケットの到来時、第２のバス・インタフェース２０４はＤＭＡ要求信号をアサートすることにより、別のＤＭＡオペレーションを開始する（ブロック７２５）。ブロック７２６で、ブロック７１９からブロック７２３で実行されるマイクロチャネル転送オペレーションの完了後、第１のバス・インタフェース２０２はＤＭＡ応答信号によりこの要求に応答する。ブロック７２７で、転送カウントが消滅したかがテストされる。転送カウントが消滅していない場合、プログラムはブロック７１９にループして戻る。転送カウントが消滅している場合、プログラム制御は図１１のブロック７２９に移行し、第２のバス・インタフェース２０４（図２）はマイクロプロセッサ２０６に対して割込みを発生する。割込みはデータ転送が完了したことを示す役割をする。マイクロプロセッサ２０６はブロック７３１で、必要に応じて、転送ステータス・フィールド３１７またはアダプタ・ステータス・フィールド３１９を読出し、完了ステータスを確認する。
【００７１】図１２乃至図１４は、第２のデータ処理システム１０１（図１）の記憶オペレーションに対応するオペレーション・シーケンスを示す流れ図である。このオペレーションは、マイクロチャネル・メモリ１２６とメモリ・ユニット１０４との間でデータを転送する。本発明の実施例では、メモリ・ユニット１０４はＩＢＭＳ／３９０記憶装置である。プログラム制御はブロック８０１で開始され、マイクロプロセッサ２０６（図２）はＤＭＡＣ２４７レジスタを次に示す値により初期化する。ＣＳＡＲ２４９レジスタは、データが読出されるマイクロチャネル・メモリ１２６（図１）アドレスにセットされる。ＣＢＣＲ２５１（図２）レジスタは、データの転送長にセットされ、これは１６メガバイト以下、且つ４バイトより大きくなければならない。要求が有ればＣＬＬＰ２５５レジスタがスマート・バス制御ユニット・メモリ２０８（図２）内のリンク式リスト・アドレスにセットされる。ＣＣＲ２５７レジスタは転送モードを指定するようにセットされ、これはバイパス・バス２３０とマイクロチャネル・バス＃１（図１及び図２の１１８）またはマイクロチャネル・バス＃２（図１の１２０）のいずれか一方との間の転送を暗黙的に指定する。
【００７２】ブロック８０３で、ＤＭＡＣ開始コマンドが第１のバス・インタフェース２０２（図２）に発せられる。第１のバス・インタフェース２０２はブロック８０５でマイクロチャネル・バス＃１（１１８）を調停する。マスタ権を獲得後、第１のバス・インタフェース２０２（図２）はマイクロチャネル・メモリ２０８からローカル・レジスタ２４５への充填を開始する（ブロック８０７）。ブロック８０５及びブロック８０７の実行の間、マイクロプロセッサ２０６（図２）はデータ制御ブロック３０３のキー・フィールド３２１、Ｓ／３９０開始アドレス・フィールド３０５、及びバイト・カウント・フィールド３０７を、実行される転送に対応して初期化する（ブロック８０９）。図１３のブロック８１１で、コマンド・フィールド３０９は"記憶"オペレーションを指定するようにセットされる。
【００７３】次にブロック８１３で、マイクロプロセッサ２０６（図２）はアダプタ・ステータス・フィールド３１７（図３）に書込み、第２のバス・インタフェース２０４（図２）に対し、ＧＯ／−ＤＥビットをアサートすることによりデータ転送を開始するように通知する。プログラム制御はブロック８１５に移行し、第２のバス・インタフェース２０４（図２）がＤＭＡ要求信号を第１のバス・インタフェース２０２に送信し、次にブロック８１７で、プログラムは第１のバス・インタフェース２０２（図２）からのＤＭＡ応答信号を待機する。
【００７４】ブロック８１９で、第１のバス・インタフェース２０２（図２）はローカル・レジスタ２４５が充填されると直ちにＤＭＡ応答信号をアサートする。第２のバス・インタフェース２０４は、ＤＭＡレディ信号を出力して、ピンポン・バッファ２４１または２４３へのロードを開始する（図１４のブロック８２１）。次にブロック８２３で、第１のバス・インタフェース２０２（図２）がマイクロチャネル・バス＃１（図１の１１８）を調停する。このステップは、残余バイト・カウントが０でなければ、ローカル・レジスタ２４５（図２）の内容が転送された直後に実行される。
【００７５】ブロック８２３の間、第２のバス・インタフェース２０４（図２）は、ピンポン・バッファ２４１または２４３からＳ／３９０入出力バス１０６にデータを転送する（ブロック８２５）。ブロック８２３及び８２５の実行と同時に、ブロック８２７はＤＭＡ要求信号を第１のバス・インタフェース２０２（図２）に送信する。プログラム制御は次にブロック８２９に移行し、バイト・カウント・フィールド３０７（図３）が０であるかがテストされる。このフィールドが０でない場合、プログラムは図１３のブロック８１９にループして戻る。バイト・カウント・フィールド３０７（図３）が０の場合、プログラム制御はブロック８３１に移行し、第２のバス・インタフェース２０４（図２）がデータ転送の完了を示す割込みをマイクロプロセッサ２０６に送信する。ブロック８３３で、マイクロプロセッサ２０６（図２R>２）は必要に応じて、転送ステータス・フィールド３１７またはアダプタ・ステータス・フィールド３１９（図３R>３）を読出し、完了ステータスを確認する。
【００７６】本発明のスマート・バス制御ユニット１１２（図２）は、制御ユニット・メモリ２０８とマイクロチャネル・メモリ１２６（図１）または入出力アダプタ・メモリとの間で転送が可能である。これらの転送は２つのステップにより実行される。最初に、データがローカル・プロセッサ・バスから第１のバス・インタフェース２０２（図２）に転送される。ローカル・プロセッサ・バスはトランシーバ２２４及び２２８、バス２２２、２２６、２３０、２３２及び２３４を含む。次にデータは、第１のバス・インタフェース２０２（図２）からマイクロチャネル・バス＃１（１１８）に転送される。これらの転送は３つの技術の内のいずれかを使用して達成される。すなわち、それらは（１）第１のバス・インタフェース２０２内のＤＭＡＰ９０１機能（図２）、（２）第１のバス・インタフェース２０２内のＤＭＡＣ２４７明示モード機能、（３）制御ユニット・メモリ２０８をメモリ・スレーブとしてアクセスするマイクロチャネル１０３、１０５（図１）である。ＤＭＡＣ２４７明示モード機能については、Ｓ３９０記憶装置（メモリ・ユニット１０４）とマイクロチャネル・メモリ１２６（図１）との間のデータ転送に関連して前述された。しかしながら、第１のバス・インタフェースはローカル・プロセッサ・バス上でマスタ権を調停し、制御ユニット・メモリ２０８との間でデータを転送する。
【００７７】ＤＭＡＰ機能９０１によるデータ転送について次に示す。図２を参照すると、ＤＭＡＰ機能９０１はシステム・アドレス・レジスタ（ＰＳＡＲ）９０３、データ・レジスタ（ＤＡＴＡ）９０５、制御レジスタ（ＰＣＲ）９０７、及びステータス・レジスタ（ＰＳＲ）９０９を含む。マイクロプロセッサ２０６（図２）は、ＰＳＡＲレジスタ９０３、ＤＡＴＡレジスタ９０５、及びＰＣＲレジスタ０７を書込みプログラムすることにより、最大４バイトのデータをマイクロチャネルとの間で直接転送することができる。マイクロプロセッサ２０６はＤＭＡＰ開始コマンドを発する。第１のバス制御ユニット２０２は、次にマイクロチャネル１０３、１０５（図１）の制御を獲得して、最大４バイトのデータをＤＡＴＡレジスタ９０５（図２）、或いはチャネル・バス１１８、１２０（図１）またはマイクロチャネル・メモリ１２６空間との間で転送する。これらの転送相手はＰＳＡＲレジスタ９０３及びＰＣＲレジスタ９０７の値により決定される
【００７８】ＤＭＡＰ９０１書込み転送初期化の間、ＤＡＴＡレジスタ９０５は、ＰＳＡＲレジスタ９０３にロードされるマイクロチャネル１０３、１０５アドレス及びＰＣＲレジスタ９０７にロードされる転送カウント値により、位置合わせされなければならない。ＤＭＡＰ９０１読出しサイクルの間、第１のバス・インタフェース２０２は、ワード配列方式で、ＰＳＡＲレジスタ９０３の最下位２ビットにより示される開始バイト・アドレス、及びＰＣＲレジスタ９０７の転送カウントに依存して、最大４バイトの読出しデータをアクセスする（すなわちアドレス０から最大４バイト、アドレス１から最大３バイトなど）。
【００７９】データ転送が終了すると、第１のバス・インタフェース２０２はＰＳＲレジスタ９０９に終了ステータスをセットする。終了割込みステータスもこの時セットされてもよい。ＤＭＡＰ９０１転送の終了は、第１のバス・インタフェース２０２割込み要求をサービスすることにより、或いはＰＳＲ９０９のＤＭＡＰビジー・ビットをポーリングすることにより、確認される。
【００８０】マイクロチャネル１０３、１０５（図１）は制御ユニット・メモリ２０８（図２）をメモリ・スレーブとしてアクセスできる。メモリ２０８はマイクロチャネル・メモリ１２６（図１）アドレス空間にマップされる。第１のバス・インタフェース２０２（図２）は、マイクロチャネル１０３、１０５（図１）がメモリ１２６をアクセスする時、ＣＨＲＥＡＤＹ信号をアサートする。第１のバス・インタフェース２０２（図２）は、ＨＯＬＤ及びＨＯＬＤＡプロトコルを使用して、ローカル・プロセッサ・バスを調停する。第１のバス・インタフェース２０２はマスタ権を獲得すると、転送オペレーションを完了し、マイクロチャネル１０３、１０５サイクルを終了するためにＣＨＲＥＡＤＹ信号をニゲートする。第１のバス・インタフェース２０２（図２）が１６ビット・スレーブとしてマイクロチャネル１０３、１０５（図１）に応答するため、これらのアクセス・オペレーションは常に２バイト長である。
【００８１】
【発明の効果】以上説明したように、本発明によれば、非常に高速なデータ転送レート、及び多重同時独立のプロセッサ間オペレーションを可能とする改良されたインタフェース機構が提供される。更に本発明は、マイクロチャネルのプレーナ・プロセッサがより効率的に使用可能なチャネル及び制御ユニットのエミュレーション機能を提供する。
【図面の簡単な説明】
【図１】本発明のスマート・バス制御ユニットの動作環境を表すハードウェア・ブロック図である。
【図２】図１のスマート・バス制御ユニットのハードウェア・ブロック図である。
【図３】図１のスマート・バス制御ユニットにより実行される記憶オペレーションに使用されるデータ構造を示すブロック図である。
【図４】本発明による、ＩＢＭ Ｓ／３９０データ処理システムとマイクロチャネル・システムとの間のデータ記憶転送機能の動作シーケンスを表す流れ図である。
【図５】本発明による、ＩＢＭ Ｓ／３９０データ処理システムとマイクロチャネル・システムとの間のデータ記憶転送機能の動作シーケンスを表す流れ図である。
【図６】本発明のバイパス・バス上のＤＭＡシーケンスを示すタイミング図である。
【図７】図２に示されるＤＭＡＣのリンク式リスト・モードの動作シーケンスを示す流れ図である。
【図８】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図９】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１０】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１１】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１２】本発明による記憶オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１３】本発明による記憶オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１４】本発明による記憶オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【符号の説明】
１０１ 第２のデータ処理システム
１０２ 中央処理ユニット（ＣＰＵ）
１０３、１０５ マイクロチャネル
１０４ メモリ・ユニット
１０６ 入出力バス＃１
１０７ 第１のデータ処理システム
１０８ 入出力バス＃２
１１０ 入出力バス＃３
１１８ マイクロチャネル・バス＃１
１２０ マイクロチャネル・バス＃２
１２２ プレーナ・プロセッサ
１２６ メモリ
１２８ 入出力アダプタ
１３０、１３１、１３２ 入出力装置
２０２ 第１のバス・インタフェース
２０４ 第２のバス・インタフェース
２０６ ローカル・マイクロプロセッサ
２１０ ＥＰＲＯＭメモリ
２１２ フラッシュ・メモリ
２１４ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
２１６ スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２２２ 第１の３２ビット・バス
２２４ 第１のトランシーバ
２２６ 第２の３２ビット・バス
２２８ 第２のトランシーバ
２３０ １６ビット・バス
２３２ ８ビット・バス
２３４ 第２のパス
２４１、２４３ 内部ピンポン・バッファ
２４５ ローカル・レジスタ
２４７ ＤＭＡチャネル
２４９ ＣＳＡＲ
２５１ バイト・カウント・レジスタ（ＣＢＣＲ）
２５３ ローカル・アドレス・レジスタ（ＣＬＡＲ）
２５５ ２４ビットのリンク式リスト・ポインタ（ＣＬＬＰ）
２５７ ８ビット制御レジスタ（ＣＣＲ）
２５９ ８ビット・ステータス・レジスタ（ＣＳＲ）
２６１ 割込みマスク・レジスタ（ＩＭＲ）
３０１ 高優先ＤＭＡポート
３０７ バイト・カウント・フィールド
３０９ コマンド・フィールド
３１３ アドレス限界許可（ＬＭ ＥＮＢ）フィールド
３１５ アドレス限界フィールド
３１７ 転送ステータス・フィールド
３１９ アダプタ・ステータス・フィールド
３２１ キー・フィールド
３２５ ＩＯＰフィールド
５０１ ＤＭＡ要求（ＤＭＡ ＲＥＱ）信号
５０３ ＤＭＡ応答（ＤＭＡ ＡＣＫ）信号
５０５ ＤＭＡレディ（ＤＭＡ ＲＤＹ）信号
【０００１】
【産業上の利用分野】本発明は一般にデータ処理システム・アーキテクチャに関し、特に第１のデータ・プロセッサの入出力バスを第２のデータ・プロセッサの入出力バスに対し、データが両方のプロセッサ間で双方向に転送されるように結合するプログラマブル入出力バス・アダプタに関する。本発明は２つのデータ・プロセッサが２種類の実質的に異なるコンピュータ・アーキテクチャにより構成される状況に適用される。
【０００２】
【従来の技術】パーソナル・コンピュータが実業界及び自然科学分野において受入れられるにつれて、データ処理システム間の連結性ニーズが増大しつつある。しかしながら、現存のデータ処理システムは、複数のコンピュータ・アーキテクチャのいずれかに従い編成されている。これらのコンピュータ・アーキテクチャは、しばしば相互に非互換であり、こうした２つの非互換のシステム間の直接接続は意味のある結果を生まない。従って、非互換のアーキテクチャを有する２つのデータ・プロセッサ間のインタフェースを提供する目的で、様々な従来システムが開発されてきた。
【０００３】２つのデータ・プロセッサ間のインタフェースを提供するために一般的に使用される１つの技術は、一方のプロセッサから他方のプロセッサへのデータのフローをバッファリングするバッファ記憶機構を使用する。バッファ記憶機構は双方向データ・フローを提供する。一方のプロセッサから他方のプロセッサへのデータ・ブロック転送が望まれる場合、ブロックはまず第１のプロセッサからバッファ記憶機構に転送される。次に、データ・ブロックがバッファ記憶機構から第２のデータ・プロセッサに読出される。ここで到来する全てのデータは、バッファが読出される以前にバッファ記憶機構内に存在しなければならないため、前述の２つのデータ転送は同時には発生しない。これらの従来のバッファリング技術は、しばしば"蓄積交換（store and forward）"或いは"メールボックス（mailbox）"と呼ばれる。
【０００４】別の従来システムは、第１のアーキテクチャを有するマスタ・コンピュータ・システムと第２のアーキテクチャを有するスレーブ要素との間のデータ転送装置を提供する。こうしたシステムはBergerらによる米国特許第５０４３８７７号 "Architecture Converter for Slave Elements"（１９９１年８月２７日出願）に開示されており、本発明においても参照される。この装置は、第１のアーキテクチャに対応する信号を、第２のアーキテクチャに対応する信号に変換する変換回路を含む。この変換回路はまた、第２のアーキテクチャに対応する信号を、第１のアーキテクチャに対応する信号に変換する機能も有している。
【０００５】上記Bergerによるシステムは、拡張工業標準アーキテクチャ（ＥＩＳＡ：Extended Industry Standard Architecture ）バスを使用するマスタ・コンピュータ・システムを使用して設計される。スレーブ要素は、ＩＢＭから提供されるマイクロチャネルとして知られるアーキテクチャを使用する。マイクロチャネルはＩＢＭの登録商標である。マイクロチャネル・コンピュータは、ＥＩＳＡタイプのバス・アーキテクチャとは直接的に互換性のない３２ビットのデータ転送形式を提供する。
【０００６】ＥＩＳＡ／マイクロチャネル変換システムは、一般的には満足するものであるが、装置がＥＩＳＡ及びマイクロチャネル・アーキテクチャにもとづき動作するように設計される。更に、このシステムは第１のアーキテクチャのマスタ要素と、第２のアーキテクチャのスレーブ要素を使用することが望まれる状況に適用される。マスタ／スレーブ・システム・トポロジは、ＥＩＳＡ／マイクロチャネル以外のアーキテクチャの組合わせにおいては、最適なオペレーション効率を提供しない。
【０００７】別の従来システムは、周辺装置をマイクロチャネル・タイプ・アーキテクチャ・バス・システムに接続することを促進するように設計される集積回路チップを提供する。このシステムはPlevaらによる米国特許第４９９１０８５号"PersonalComputer Bus Interface Chip with Multi-Function Address RelocationPins" （１９９１年２月５日出願）に開示されている。全ての機能に共通のマイクロチャネル信号及びプロトコル信号が、単一のインタフェース・チップ上に含まれるように、集積回路が区分化されたインタフェースを提供する。
【０００８】マイクロチャネル・システムは、ＩＢＭ ＡＴシステム・アーキテクチャなどの他のタイプのシステム上で使用される非コード化メモリ入出力信号とは異なり、コード化サイクル・コマンドを使用する。ＩＢＭ ＡＴシステム・アーキテクチャは、パーソナル・コンピュータの広範に使用可能なクラスにおける業界標準に発展した。パーソナル・コンピュータに関わる多くの基本的な周辺装置が、非コード化コマンド信号を要求する。これらの装置をマイクロチャネル・タイプのバスに接続するために、周辺装置により使用され認識されるコマンドを提供するための、バス・ステータス信号をデコードする論理が提供されなければならない。
【０００９】集積回路チップは単純な周辺装置をマイクロチャネル・バスに接続するための有用なインタフェースを提供するが、チップは完全に異なるシステム・アーキテクチャを有する２つの完全に集積化されたデータ処理システムを接続することが望まれるシステム・アプリケーションに対応して設計されていない。こうしたアプリケーションはこの集積回路チップの機能を超越する。
【００１０】周辺装置及びホスト・コンピュータ用に設計される別の従来システムの例が、Estrada らによる米国特許第４８５５９０５号（１９８９年８月８日出願）に述べられている。Estrada による装置は、記憶プログラム命令のシーケンスを実行するデータ処理要素を含む入出力制御装置である。記憶プログラム命令は、特定の入出力装置とホスト・コンピュータとの間のデータ転送を制御する。しかしながら、上記Pleva特許に関連して前述された時と類似の理由により、Estradaによる装置は、異なるバス・アーキテクチャを使用する２つの完全に集積化されたデータ処理システムを接続することが望まれる状況には適応しない。
【００１１】２つの異なるデータ処理システムを相互接続するための１つの技術が、Anthony、Jr．らによる米国特許第４７０９３２８号"Composite DataProcessing System Using Multiple Standalone Processing System"（１９８７年１１月２４日出願）に述べられている。このAnthony のシステムでは、各個々のデータ処理システムのアドレス空間内の共用デュアル・ポート・メモリ領域を使用することにより、データ処理システムを単一の複合システムに相互接続する。各データ処理システムが他のシステムを制御可能なように、仮想チャネルが割込み生成用に使用される。各データ処理システムはスタンドアロン・プログラムを実行する機能を有する。
【００１２】上記Anthony による装置は、ホスト・プロセッサに結合されるチャネル・バスを含む。チャネル・バスは、入出力データ及びコマンドをホスト・プロセッサと入出力ハードウェア・アダプタにより制御される複数の入出力装置との間で転送するために、複数の入出力ハードウェア・アダプタに接続されるように適応される。仮想チャネル・アダプタはホスト・プロセッサからチャネル活動化信号を受信し、チャネル活動化信号に応答して制御信号を生成する。
【００１３】上記Anthony による装置の目的は、比較的複雑な事務用タイプのホスト・コンピュータ・システムを、基本パーソナル・コンピュータ補助システムに接続するための技術を提供する。こうしたパーソナル・コンピュータ・システムは、しばしば、ＰＣ、ＸＴ、及びＡＴシステムとして一般に知られる３つの比較的単純な入出力バス構造の１つを使用する。このようにパーソナル・コンピュータは、ホスト・コンピュータのための複数の機能を実行するために使用可能である。しかしながら、上記Anthony によるシステムは、比較的複雑な非同期のバス構成を使用するマイクロチャネル・システムに関連しては、好適には適応しない。
【００１４】マイクロチャネル・システムは重要な性能的利点を提供し、従来のＰＣ、ＡＴ、及びＸＴシステムに比較した場合、特に特定のタイプのシステム・アプリケーションに好適である。マイクロチャネル環境などの比較的複雑なアーキテクチャに適応可能であり、２つの異なるデータ処理システムを相互接続するための技術が望まれる。
【００１５】現存のマイクロチャネル処理システムは、命令を実行するプレーナ・プロセッサをメモリ装置と一緒に含む。マイクロチャネル通信リンクは、プレーナ・プロセッサと、ＳＣＳＩバス或いはローカル・エリア・ネットワーク・ポートなどの１個或いは複数の通信ポートとの間のインタフェースを提供する。１個或いは複数のマイクロチャネル入出力アダプタは、マイクロチャネル通信リンクと関連して使用される。
【００１６】マイクロチャネル環境に適用可能な現存の技術は、最適な効率及び速度を提供しない。これは多くのタスクが、マイクロチャネル・プレーナ・プロセッサに委託されていることによる。これらのタスクには、ＩＢＭ Ｓｙｓｔｅｍ Ｓ／３９０の入出力チャネル及び制御ユニット・エミュレーションが含まれる。プレーナ・プロセッサによるこれらのタスクの実行は、マイクロチャネル・システム性能を大幅に低下させる。
【００１７】
【発明が解決しようとする課題】従って、プロセッサ間のインタフェースを提供する改良されたシステムが必要とされる。このインタフェースは２つのプロセッサ間において、現存のシステム・トポロジに比較して、より高速なデータ転送レートを提供しなければならない。また、多重、並行、独立なプロセッサ間オペレーションを可能とする改良されたインタフェース機構が望まれる。このインタフェースは、マイクロチャネルのプレーナ・プロセッサがより効率的に使用されるように、チャネル及び制御ユニットをエミュレートする機能を含まねばならない。
【００１８】
【課題を解決するための手段】本発明によれば、入出力制御機能を実施する新たな改良されたスマート・バス制御ユニットが提供される。本発明は２つのデータ処理システムの関係において使用される。第１のデータ処理システムは、マイクロチャネル・アーキテクチャ及びマイクロチャネル・バスを使用する。入出力装置をマイクロチャネル・バスに接続するために、１個或いは複数のマイクロチャネル入出力アダプタがマイクロチャネル・バスに接続される。第２のデータ処理システムは、マイクロチャネル・システムと非互換のアーキテクチャを有するバスを含む。
【００１９】本発明のスマート・バス制御ユニットは、第１のデータ処理システムを第２のデータ処理システムにインタフェースするためのインタフェース手段を含む。このインタフェース手段は、マイクロチャネル・バスを第２のデータ処理システムのバスに接続する。また、スマート・バス制御ユニットが１個或いは複数のマイクロチャネル入出力アダプタを直接アクセスすることを可能とする、アクセス手段が提供される。このアクセス手段は、複数のマイクロチャネル入出力アダプタ・コンポーネントに直接アクセスすることのできるマイクロプロセッサを含む。このように、マイクロチャネル・アーキテクチャを使用するデータ処理システムが、他のタイプのデータ処理システムと共に使用される。こうした他のタイプのシステムには、ＩＢＭ Ｓｙｓｔｅｍ／３９０などが含まれる。
【００２０】本発明の実施例では、スマート・バス制御ユニットが、少なくとも１個の入出力アダプタを含むマイクロチャネル・バスのオペレーションを制御する制御手段を含む。この制御手段は、アクセス手段に含まれるマイクロプロセッサ装置により実行されるマイクロコード命令を含む。マイクロコード命令は、入出力アダプタ或いはマイクロチャネル・バスに関する、少なくとも１つの入出力機能を提供する。マイクロコードは、スマート・バス制御ユニットに１個または複数のチャネル機能を独立に実行させることにより、独立型のバス制御ユニット・オペレーションを提供する。このようにアダプタ・アクセス手段は、複数の入出力アダプタ間で効率的なデータ転送を提供する。
【００２１】本発明の別の実施例では、ＲＩＳＣタイプのマイクロプロセッサ装置を使用する。単一の専用の制御カードがマイクロチャネル入出力アダプタとして使用される。こうした制御カードは、マイクロチャネル・プレーナ・データ・プロセッサに対して、追加設置される入出力アダプタをサポートする能力を提供する。これらの入出力アダプタは、マイクロチャネル・システムなどの第１のデータ処理システム１０７の入出力バス機能をオペレートする手段を含む。アクセス手段は、マイクロチャネル・バス・マスタ・アクセス装置及び以前に構築されたサブシステム制御ブロック（以降では"ＳＣＢ（Subsystem Control Block）" と呼ぶ）プロトコルを使用して動作する。スマート・バス制御ユニットはマイクロチャネルＳＣＢアーキテクチャをサポートして、アダプタ間におけるピア・ツー・ピア（peer-to-peer）通信を可能とする。
【００２２】バス・マスタ・アクセス装置或いはインタフェース手段は、カスタム集積回路チップ・セットを含んでもよい。本発明はまた、ＥＳＡアドレス指定モードをサポートするアドレス指定手段を含む。３２ビットのデータ・ストリームが提供される場合、最大４０メガバイト／秒のデータ転送レートがマイクロチャネル上において可能となる。
【００２３】
【実施例】図１は本発明のスマート・バス制御ユニット１１２の動作環境を表すハードウェア・ブロック図である。スマート・バス制御ユニット１１２は、第１のデータ処理システム１０７と第２のデータ処理システム１０１との間のインタフェースとして機能する。第１のデータ処理システム１０７はマイクロチャネル・アーキテクチャを使用し、マイクロチャネル１０３及びマイクロチャネル１０５を含む。マイクロチャネル・システムの基本動作は、当業者にはよく知られている。マイクロチャネルはＩＢＭの登録商標である。第２のデータ処理システム１０１は、マイクロチャネル・プロトコルと非互換なアーキテクチャを使用する。
【００２４】第１のデータ処理システム１０７の各マイクロチャネル１０３、１０５は、マイクロチャネル・バスを含む。例えばマイクロチャネル１０３はマイクロチャネル・バス＃１（参照番号１１８）を使用し、マイクロチャネル１０５はマイクロチャネル・バス＃２（参照番号１２０）を使用する。各マイクロチャネル・バス１１８、１２０は、プレーナ・プロセッサ１２２及び１個または複数の入出力アダプタ１２８に接続される。プレーナ・プロセッサ１２２はメモリ１２６で示される電子メモリを提供される。各入出力アダプタ１２８は入出力装置１３０、１３１、１３２を接続するように設計される。
【００２５】第２のデータ処理システム１０１は中央処理ユニット（ＣＰＵ）１０２、及びメモリ・ユニット１０４を含む。ＣＰＵ１０２は入出力バス＃１（参照番号１０６）、入出力バス＃２（参照番号１０８）及び入出力バス＃３（参照番号１１０）などで示される１個または複数の入出力バスに接続される。入出力バス＃１、＃２及び＃３（それぞれ１０６、１０８及び１１０）は、マイクロチャネル・アーキテクチャと物理的及び論理的に非互換なプロトコルを使用する。
【００２６】本発明の実施例では、第２のデータ処理システム１０１はＩＢＭ Ｓ／３９０システムであり、入出力バス＃１、＃２及び＃３は、Ｓ／３９０システムのオペレーションに一致して体系化される情報を伝達する。ＩＢＭ Ｓ／３９０システムの基本的な全てのオペレーションが、当業者には一般に知られている。
【００２７】本発明のスマート・バス制御ユニット１１２（図１）は、第１及び第２のデータ処理システム１０７、１０１間における通信を可能とする。ＩＢＭ Ｓ／３９０ 入出力バス＃１（１０６）、＃２（１０８）または＃３（１１０）と、マイクロチャネル・バス１１８または１２０との間の直接接続は可能ではない。これはＳ／３９０バスが、マイクロチャネル・バスと異なるライン数を有することによる。更にＩＢＭ Ｓ／３９０システムは、アドレス情報、転送長及びデータを受渡す選択サイクル及びデータ・サイクルの概念に従う。従って、一方のデータ処理システム（すなわち第１のデータ処理システム１０７）から他方のデータ処理システム（すなわち第２のデータ処理システム１０１）へデータを転送する以前に、データを再フォーマット或いは再編成することが必要となる。
【００２８】マイクロチャネル１０３、１０５入出力技術の最近の発展により、ＩＢＭ Ｓ／３９０システム１０１とマイクロチャネル１０３、１０５システムとをインタフェースするために、スマート・バス制御ユニット１１２を使用することは、特に有利である。マイクロチャネル１０３、１０５をＩＢＭ Ｓ／３９０データ処理システム１０１に結合することにより、比較的コンパクトで低コストな集積データ処理システムが提供される。スマート・バス制御ユニット１１２は、ＩＢＭＳ／３９０コンピュータの現在体系化されている全てのアドレス指定モードをサポートする一方で、Ｓ／３９０入出力命令の処理を可能とする。
【００２９】スマート・バス制御ユニット１１２は、マイクロチャネル１０３或いはマイクロチャネル１０５などの第１のデータ処理システム１０７と、第２のデータ処理システム１０１とをインタフェースするためのインタフェース手段を含む。各スマートバス制御ユニット１１２は、入出力バス＃１（１０６）、入出力バス＃２（１０８）、或いは入出力バス＃３（１１０）などの入出力バスに接続される。各スマートバス制御ユニット１１２は、マイクロチャネル・バス＃１（参照番号１１８）或いはマイクロチャネル・バス＃２（参照番号１２０）などのマイクロチャネル・バスを介して、マイクロチャネル１０３、１０５とインタフェースする。入出力バス＃１（１０６）、入出力バス＃２（１０８）、入出力バス＃３（１１０）、マイクロチャネル・バス＃１（参照番号１１８）及びマイクロチャネル・バス＃２（参照番号１２０）の各々は、アドレス情報、制御情報、及びデータを転送するための複数のラインを含む。
【００３０】スマート・バス制御ユニット１１２は、マイクロチャネル１１８を介して１個または複数のマイクロチャネル入出力アダプタ１２８をアクセスするためのアクセス手段を含む。このアクセス手段は、複数のマイクロチャネル入出力アダプタ１２８コンポーネントを直接アクセス可能なマイクロプロセッサを含む。このように、マイクロチャネル１０３或いは１０５などのマイクロチャネル・アーキテクチャを使用するデータ処理システムが、ＩＢＭ Ｓ／３９０などの他のタイプのデータ処理システムと共に使用される。
【００３１】スマート・バス制御ユニット１１２は、少なくとも１個の入出力アダプタ１２８及びマイクロチャネル・バス１１８または１２０を制御する制御手段を含む。この制御手段は、アクセス手段に含まれるマイクロプロセッサ２０６装置により実行されるマイクロコード命令を含む。マイクロコード命令は、入出力アダプタ１２８或いはマイクロチャネル・バス１１８または１２０の少なくとも１個の入出力機能の性能を提供する。
【００３２】マイクロコードは、スマート・バス制御ユニット１１２が１個または複数のチャネル機能を独立に実行することを可能とすることにより、独立型のバス制御ユニット１１２オペレーションを提供する。全てのＩＢＭ Ｓ／３９０チャネル機能は、スマート・バス制御ユニット１１２に関連して実行されるマイクロコードにより達成される。独立で並行なプレーナ・プロセッサ１２２オペレーションが可能となり、マイクロチャネル１０３、１０５のトラフィックを最小化し、マイクロチャネル１０３、１０５が比較的高効率に動作する。マイクロコードは１つの共通のハードウェア・プラットフォーム上で構成され、マイクロコードにより実行される機能は、スマート・バス制御ユニット１１２とプレーナ・プロセッサ１２２との間に割当てられる。マイクロコードは比較的柔軟であり、今後開発される予定のＩＢＭ Ｓ／３９０制御ユニットの他のタイプのエミュレーションを可能とする。このように、アダプタ・アクセス手段は複数の入出力アダプタ１２８間における効率的なデータ転送を提供する。
【００３３】本発明の別の実施例は、ＲＩＳＣタイプのマイクロプロセッサ装置を使用する。スマート・バス制御ユニット１１２は、単一の専用の制御カード上に製作される。こうした制御カードの使用は、マイクロチャネル・プレーナ・データ・プロセッサ１２２に、複数の入出力アダプタ１２８の設置をサポートする能力を提供する。スマート・バス制御ユニット１１２は、例えばＩＢＭ Ｓ／３９０などのデータ処理システムの入出力バス１０６、１０８、１１０機能をエミュレートするエミュレーション手段を含む。スマート・バス制御ユニット１１２のアクセス手段は、マイクロチャネル・バス・マスタ・アクセス装置と、以前に体系化されているサブシステム制御ブロック（以降"ＳＣＢ"と呼ぶ）プロトコルを使用して動作する。スマート・バス制御ユニット１１２はマイクロチャネルＳＣＢアーキテクチャをサポートすることにより、入出力アダプタ１２８間、或いは同一のマイクロチャネル１０３、１０５上に存在する他のスマート・バス制御ユニット１１２間におけるピア・ツー・ピア通信を可能とする。
【００３４】バス・マスタ・アクセス装置或いはインタフェース手段は、カスタム集積回路チップ・セットを含む。本発明はまたＩＢＭ Ｓ／３９０ ＥＳＡアドレス指定モードをサポートするアドレス指定手段を含む。３２ビットのデータ・ストリームが提供され、最大４０メガバイト／秒のデータ転送レートがマイクロチャネル上で可能となる。
【００３５】図２は図１のスマート・バス制御ユニット１１２のハードウェア・ブロック図である。スマート・バス制御ユニット１１２は第１のバス・インタフェース２０２、第２のバス・インタフェース２０４、マイクロプロセッサ２０６、及びメモリ２０８を含む。
【００３６】本発明の実施例では、第１のデータ処理システム１０７、バス・インタフェース２０２は、インテル社のマイクロチャネル・バス・マスタ・チップ・セット（部品番号８２３２５）を使用して実施される。第２のバス・インタフェース２０４はＩＢＭ Ｓ／３９０システムとインタフェースするように設計される。マイクロプロセッサ２０６は、インテルＩ８０９６０ＣＡマイクロプロセッサ集積回路などのＲＩＳＣプロセッサである。メモリ２０８はＥＰＲＯＭメモリ２１０、フラッシュ・メモリ２１２、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）２１４、及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１６を含む。
【００３７】第１のバス・インタフェース２０２は６４バイト容量のローカル・レジスタ２４５、及びデータ転送用のＤＭＡチャネル（ＤＭＡＣ）２４７を含む。ＤＭＡＣ２４７は３２ビットのシステム・アドレス・レジスタ（ＣＳＡＲ）２４９、２４ビットのバイト・カウント・レジスタ（ＣＢＣＲ）２５１、２４ビットのローカル・アドレス・レジスタ（ＣＬＡＲ）２５３、２４ビットのリンク式リスト・ポインタ（ＣＬＬＰ）２５５、８ビット制御レジスタ（ＣＣＲ）２５７、８ビット・ステータス・レジスタ（ＣＳＲ）２５９、及び割込みマスク・レジスタ（ＩＭＲ）２６１を含む。第１のバス・インタフェース２０２はまたＤＭＡＰ機能９０１を含む。ＤＭＡＰ機能９０１はシステム・アドレス・レジスタ（ＰＳＡＲ）９０３、データ・レジスタ（ＤＡＴＡ）９０５、制御レジスタ（ＰＣＲ）９０７、及びステータス・レジスタ（ＰＳＲ）９０９を含む。ＤＭＡＣ２４７機能及びＤＭＡＰ９０１機能の目的は、図６乃至図１４に関連して詳細に述べられる。
【００３８】第２のバス・インタフェース２０４は、第２のデータ処理システム１０１とマイクロチャネル１０３、１０５（図１）との間における全てのＳ／３９０メッセージ及びデータ転送のための移送機構を提供する。第２のバス・インタフェース２０４は、２個の内部６４バイト・ピンポン・バッファ２４１、２４３、及び高優先ＤＭＡポート３０１を含む。全てのメッセージ及びデータ転送は、スマート・バス制御ユニット１１２により実行される。第２のデータ処理システム１０１からのデータ転送は、スマート・バス制御ユニットのＤＲＡＭ２１４またはＳＲＡＭ２１６（図２）に向けられる。これらのデータ転送は、別のスマート・バス制御ユニット１１２、入出力アダプタ１２８、或いはプレーナ・メモリ１２６などの別のマイクロチャネル１０３、１０５装置（図１）への、またはそれらからの直接転送のために、第１のバス・インタフェース２０２へ直接経路指定されても良い。第２のバス・インタフェース２０４は、現在体系化されている全てのＳ／３９０、ＥＡ、及びＥＳＡアドレス指定モードに対応して構成可能である。
【００３９】図２を参照すると、スマート・バス制御ユニット１１２は、データをマイクロチャネル・バス＃１（参照番号１１８）、Ｓ／３９０入出力バス＃１（参照番号１０６）、マイクロプロセッサ２０６、及びメモリ２０８との間で転送するための複数のバスを使用する。例えば、マイクロプロセッサ２０６は第１のバス・インタフェース２０２及び第２のバス・インタフェース２０４に対し、第１の３２ビット・バス（参照番号２２２）、第１のトランシーバ２２４、第２の３２ビット・バス（参照番号２２６）、第２のトランシーバ２２８、及び１６ビット・バス（参照番号２３０）を介して接続される。第１及び第２のデータ処理システム・バス、インタフェース２０２、２０４は、１６ビット・バス（参照番号２３０）を介して一緒に接続される。
【００４０】マイクロプロセッサ２０６から第２のバス・インタフェース２０４に至る第２のパス２３４は、第２のレシーバ２２８を通過することなく、第２の３２ビット・バス（参照番号２２６）から第２のバス・インタフェース２０４へ直接通じる。マイクロプロセッサ２０６は、第１の３２ビット・バス（参照番号２２２）及び８ビット・バス（参照番号２３２）を介して、フラッシュ・メモリ２１２及びＥＰＲＯＭメモリ２１０をアクセスする。ＤＲＡＭ２１４及びＳＲＡＭ２１６は、第２の３２ビット・バス（参照番号２２６）を介してアクセスされる。
【００４１】Ｓ／３９０入出力バス＃１（参照番号１０６）はＩＢＭ Ｓ／３９０データ処理システムなどの第２のデータ処理システム１０１（図１）と、第２のバス・インタフェース２０４（図２）との間の物理接続を提供する。本発明は、第２のデータ処理システム１０１と第２のバス・インタフェース２０４との間で、双方向にメッセージまたはデータを独立に受渡す機能を含む。更に第２のバス・インタフェース２０４には、エラー情報を記憶し、第２のデータ処理システム１０１へ転送する機能、及び第２のデータ処理システム１０１によりセットされる汎用バス制御のための機能が含まれる。
【００４２】メッセージまたはブロック・データ転送の発信元及び宛先は、転送の方向により一般に示される。ダウン・オペレーションは、第２のデータ処理システム１０１から第２のバス・インタフェース２０４への転送を差す。ダウン・メッセージは、第２のデータ処理システム１０１により生成されて、第２のバス・インタフェース２０４内のローカル記憶内にフェッチされるメッセージとして定義される。アップ・メッセージは、第２のバス・インタフェース２０４から第２のデータ処理システム１０１へ転送されるメッセージを示す。アップ方向のデータ・ブロック転送は、第２のデータ処理システム１０１に方向付けされる。ダウン方向のデータ・ブロック転送は、第２のデータ処理システム１０１から第２のバス・インタフェース２０４に方向付けされる。
【００４３】Ｓ／３９０入出力バス＃１（参照番号１０６）は次の機能を可能とする。（１）ダウン・メッセージを第２のデータ処理システム１０１（図１）のメモリ・ユニット１０４から、第２のバス・インタフェース２０４の内部ダウン・メッセージ配列に送信する。（２）第２のバス・インタフェース２０４から第２のデータ処理システム１０１（図１）内の内部キューに向かうアップ・メッセージを受信する。（３）第２のデータ処理システムのメモリ・ユニット１０４（図１）から第２のバス・インタフェース２０４の内部ピンポン配列２４１、２４３（図２）へ、フェッチ・オペレーションを実行する。（４）メモリ・ユニット１０４（図１）及び第２のバス・インタフェース２０４の内部ピンポン配列２４１、２４３へのデータ転送を記憶する。（５）第２のデータ処理システム１０１（図１）へセンス情報を送信する。及び（６）第２のデータ処理システム１０１から制御情報を送信する。
【００４４】第１の３２ビット・バス（参照番号２２２）、第１のトランシーバ２２４、第２の３２ビット・バス（参照番号２２６）、第２のトランシーバ２２８、１６ビット・バス（参照番号２３０）、第２のパス２３４、及び８ビット・バス（参照番号２３２）は、共にローカル・プロセッサ・バスを構成する。ローカル・プロセッサ・バスは、マイクロプロセッサ２０６及び第１のバス・インタフェース２０２がマスタとして機能するように動作する。メモリ２０８及び第２のバス・インタフェース２０４はスレーブ装置として機能する。
【００４５】マイクロプロセッサ２０６はローカル・プロセッサ・バスを介してＤＲＡＭ２１４をアクセスし、機能的及び診断的マイクロコード・オペレーションを実行する。マイクロプロセッサ２０６はまた、ローカル・プロセッサ・バスを介して、フラッシュ・メモリ２１２及びＥＰＲＯＭ２１０をアクセスする。第２のバス・インタフェース２０４の内部ピンポン・バッファ２４１、２４３はローカル・プロセッサ・バスを介して、マイクロプロセッサ２０６によりアクセスされる。ローカル・プロセッサ・バスはまた、マイクロプロセッサ２０６に対し、第１のバス・インタフェース２０２のローカル・レジスタ２４５へのアクセスを提供する。マイクロチャネル・バス＃１（１１８）によるＤＲＡＭ２１４のアクセスは、ローカル・プロセッサ・バスを介して発生する。第１のバス・インタフェース２０２はローカル・プロセッサ・バスを介して、リンク・リストをフェッチする。１６ビット・バス２３０は、第２のバス・インタフェース２０４の内部ピンポン・バッファ２４１、２４３とマイクロチャネル・バス＃１（１１８）との間の入出力データ転送用に使用される。従って、この１６ビット・バス２３０はバイパス・バスと呼ばれる。
【００４６】第１のバス・インタフェース２０２は、マイクロチャネル・バス＃１（１１８）と物理的にインタフェースする。このバス・インタフェース２０２は、マイクロチャネル・バス＃１（１１８）上で使用される信号バス及びデータ・バスの各々に対応する機能を提供する。様々なデータ・オペレーションがマイクロチャネル・バス＃１（１１８）上で発生する。これらには、初期システム・セットアップの間における、第２のバス・インタフェース２０４のレジスタへのアクセスなどが含まれる。マイクロチャネル・バス＃１（１１８）はマスタ及びスレーブの両方のオペレーションを実行することができる。例えば、マスタ・オペレーションは第１のバス・インタフェース２０２により開始される。スレーブ・オペレーションは、ＤＲＡＭ２１４及びＳＲＡＭ２１６をアクセスするために、プレーナ・プロセッサ１２２または別のマイクロチャネル１０３、１０５を使用して実行される。
【００４７】スマート・バス制御ユニット１１２（図１R>１）は、記憶オペレーションまたはメッセージ・オペレーションを実行するようにプログラムされる。記憶オペレーションは、ＩＢＭ Ｓ／３９０記憶またはＩＢＭ Ｓ／３９０フェッチとしてプログラムされる。これらは第２のバス・インタフェース２０４内の同一の機能を使用する。オペレーションがメッセージ記憶（アップ・メッセージ）か、メッセージ・フェッチ（ダウン・メッセージ）かに依存して、メッセージ・オペレーションは別の制御機能を使用する。これはダウン・メッセージが、第２のバス・インタフェース２０４に対する内部オペレーションであるという事実に起因し、これにより第２のデータ処理システム１０１は、スマート・バス制御ユニット１１２のステータス或いはセット制御に関する情報を獲得する。通常のアップ及びダウン・メッセージは外部オペレーションであり、ローカル・マイクロプロセッサ２０６からのサービスを要求する。
【００４８】記憶処理オペレーションは、第２のバス・インタフェース２０４のＤＭＡ優先ポート３０１（図３R>３）などのＤＭＡポート、及び第１のバス・インタフェース２０２により提供されるＤＭＡＣ２４７（図２）を使用して実行される。バス・インタフェース２０４は、データ転送を制御する３つのデータ制御ブロックを提供する。これらのブロックには、ＤＭＡ優先ポート３０１に関連して使用されるデータ制御ブロック（図３）、及びピンポン・バッファ２４１及び２４３（図２）に関連して使用される２つの制御ブロックが含まれる。これら３つのデータ制御ブロックは、図３に関連して後述されるデータ構造を使用する。
【００４９】図３はＳ／３９０入出力バス＃１（図２の１０６）と、マイクロプロセッサ２０６及びメモリ２０８の少なくとも一方との間を、第２のバス・インタフェース２０４を介して転送されるデータ制御ブロックのデータ構造を表す。第２のバス・インタフェース２０４は高優先ＤＭＡポート３０１を含む。このポート３０１は、制御ユニットのＤＲＡＭ２１４またはＳＲＡＭ２１６（図２）と、第２のデータ処理システムのメモリ・ユニット１０４（図１）との間の、最大６４バイトの任意のデータ転送に使用される。
【００５０】図３を参照すると、いくつかのデータ・フィールドを含むデータ制御ブロック３０３が示される。Ｓ／３９０開始アドレス・フィールド３０５は、特定のデータ記憶オペレーションに対応するＳ／３９０開始アドレスを含む。Ｓ／３９０開始アドレスは、メモリ・ユニット１０４（図４）内のロケーションに対応する。データ制御ブロック３０３（図３）は更に、バイト・カウント・フィールド３０７、コマンド・フィールド３０９、アドレス限界許可（ＬＭ ＥＮＢ）フィールド３１３、アドレス限界フィールド３１５、アダプタ・ステータス・フィールド３１９、転送ステータス・フィールド３１７、キー・フィールド３２１、及びＩＯＰフィールド３２５を含む。これらのフィールドの使用については、図４乃至図６を参照しながら以降で詳しく述べられる。
【００５１】図４及び図５は、Ｓ／３９０（第２のデータ処理システム１０１）からスマート・バス制御ユニット１１２への転送を説明する流れ図である。このタイプの転送は、第２のデータ処理システムのメモリ・ユニット１０４（図１）と、第２のバス・インタフェース２０４内の優先データ・ポート３０１との間で行われることを述べておく。優先データ・ポート３０１が使用されるため、プログラムされる各転送は６４バイトに制限される。しかしながら、任意の優先ポート３０１のオペレーションは、第２のデータ処理システム１０１と第１のデータ処理システム１０７との間の、ピンポン・バッファ２４１、２４３及び第１のバス・インタフェース２０２を介する転送を中断する。
【００５２】プログラムはブロック４０１（図４）で開始され、マイクロプロセッサ２０６（図２）は転送の方向を決定する。転送がアップ方向（記憶オペレーション）の場合、マイクロプロセッサは転送されるデータを第２のバス・インタフェース内の優先バッファに書込まねばならない（ブロック４０３）。マイクロプロセッサは次に優先制御ブロック（ＰＣＢ：priority control block）を、Ｓ／３９０記憶キー、Ｓ／３９０開始記憶アドレス、バイト・カウント、アドレス限界チェック情報、及びコマンドの初期値により初期化する（ブロック４０５）。一度ＰＣＢがプログラムされると、マイクロプロセッサは"go"ビットをＰＣＢコマンド・フィールドに書込む（ブロック４０７）。この時点で、第２のバス・インタフェースが転送の実行を開始する。これは全てハードウェアがＰＣＢの内容を読出し、適切な選択サイクル・データを形成し、最大１６データ・サイクルを率いる選択サイクルを転送することにより達成される。転送が完了すると、ハードウェアは制御ブロックを最終Ｓ／３９０アドレス、バイト・カウント、及び転送及びアダプタのステータスで更新する。ハードウェアはまた転送を開始するために、プログラムにより以前にセットされた"go"ビットをリセットし、許可されれば割込みをマイクロプロセッサに送信する。この間、マイクロプロセッサは"go"ビットをポーリングするか、割込みを受信するまで他の処理を実行する。マイクロプロセッサは転送が完了したことを認識すると、制御装置ステータス及び転送ステータスを読出し、転送の結果を判断する（ブロック４１１）。ステータスがエラーを示す場合（ブロック４１５）、プログラムはエラー回復処理を実行して、オペレーションを再試行し、ハードウェアが動作不能であることを示すメッセージをサービス・システムに送信する。通常ステータスが受信されて、転送がダウン転送（すなわちフェッチ・オペレーション）の場合、マイクロプロセッサは優先バッファから受信データを読出す（ブロック４１９）。
【００５３】スマート・バス制御ユニット１１２（図１R>１）は、第２のデータ処理システムのメモリ・ユニット１０４（図１）と、マイクロチャネル・メモリ１２６（図１）または入出力アダプタ・メモリとの間のデータ転送を提供する。これらのデータ転送はＳ／３９０入出力バス＃１（図１の１０６）、入出力バス＃２（１０８）或いは入出力バス＃３（１１０）を使用する。バイパス・バス（図２の２３０）及びマイクロチャネル（１０３または１０５）もまた使用される。
【００５４】第２のバス・インタフェース２０４は２つのデータ制御ブロック３０３（図３）を使用して、第２のデータ処理システムのメモリ・ユニット１０４（図１R>１）と、第２のバス・インタフェース２０４内の２つの内部ピンポン・バッファ２４１、２４３（図２）との間のＤＭＡオペレーションを実行する。スマート・バス制御ユニットのマイクロプロセッサ２０６は、これらのデータ制御ブロック３０３（図３）の１つを初期化する一方、他のデータ制御ブロック３０３は第２のバス・インタフェース２０４（図２）により処理される。第２のバス・インタフェース２０４は、以前のオペレーションの完了後、データ転送要求を実行する。以前のオペレーションの完了は、バイト・カウント・フィールド３０７（図３）の値が０となることにより示される。
【００５５】２つのピンポン・バッファ２４１、２４３は、Ｓ／３９０入出力バス＃１（図１の１０６）、入出力バス＃２（１０８）或いは入出力バス＃３（１１０）、及びバイパス・バス２３０（図２）上で転送をオーバラップする。ピンポン・バッファ２４１、２４３と第１のバス・インタフェース２０２のローカル・レジスタ２４５（図２）との間のデータは、第１のバス・インタフェース２０２により提供されるＤＭＡチャネル（ＤＭＡＣ）２４７を使用して、バイパス・バス２３０上を転送される。第２のバス・インタフェース２０４は、第１のバス・インタフェース２０２にとっては、暗黙的にアドレス指定される装置のように見える。
【００５６】図６はバイパス・バス２３０（図２）を横断して、ピンポン・バッファ２４１、２４３とローカル・レジスタ２４５との間をデータ転送される信号を表す。バイパス・バス信号は、第１のバス・インタフェース２２２及び第２のバス・インタフェース２０４と共に、第１のパス・インタフェース２０２のＤＭＡＣレジスタ２４７にプログラムされるＤＭＡオペレーションを実行するための物理リンクを提供する。ＤＭＡ要求（ＤＭＡ ＲＥＱ）信号５０１（図６）が、第１のバス・インタフェース２０２からのデータ転送を要求するために、第２のバス・インタフェース２０４（図２）によりアサートされる（すなわち第１の論理状態が第２の論理状態に変化する）。ＤＭＡ応答（ＤＭＡ ＡＣＫ）信号５０３（図６）が、ＤＭＡ要求信号５０１（図６）の受信を通知するために、第１のバス・インタフェース２０２（図２）によりアサートされる。ＤＭＡ応答信号５０３は、ＤＭＡレディ（ＤＭＡ ＲＤＹ）信号５０５がアサートされるまで、アサートされた状態（例えばハイ論理状態）を保持する。ＤＭＡレディ信号５０５がアサートされると、ＤＭＡ応答信号５０３がニゲート（negate）される（すなわち第１の論理状態に戻される）。
【００５７】ＤＭＡレディ信号５０５は、第２のバス・インタフェース２０４（図４）からの読出しサイクルの間、データが有効なことを示すために使用される。ＤＭＡレディ信号５０５（図６）はまた、第２のバス・インタフェース２０４（図２）への書込みサイクルの間に、データが受付けられていることを示すために使用される。単一の転送では、ＤＭＡ要求信号５０１（図６）はＤＭＡ応答信号５０３がアサートされた後、且つＤＭＡレディ信号５０５がアサートされる以前に、ニゲートされなければならない。ＤＭＡレディ信号５０５がアサートされた後にＤＭＡ要求信号５０１がアサート状態を維持している場合、この状態はバースト要求の存在を暗示するために使用される。
【００５８】ＤＭＡＣ２４７（図２）オペレーションはプログラム制御の２つのモードのいずれかにより開始される。直接プログラム制御モードでは、マイクロプロセッサ２０６（図２）が全てのＤＭＡＣレジスタ（ＣＳＡＲ２４９、ＣＢＣＲ２５１、ＣＬＡＲ２５３、ＣＬＬＰ２５５、ＣＣＲ２５７、及びＣＳＲ２５９）に書込む。マイクロプロセッサは次にＳＴＡＲＴ ＤＭＡＣコマンドを第１のバス・インタフェース２０２に発する。直接プログラム制御モードでは、ＣＣＲ２５７レジスタのリンク式リスト連鎖ビットが０にセットされなければならない。第１のバス・インタフェース２０２はＣＬＬＰ２５５レジスタの内容を無視する。ＤＭＡＣオペレーションの終了時、ＤＭＡ ＢＵＳＹステータス及び転送終了ステータスがＣＳＲ２５９レジスタ内でリセットされる。要求がＩＭＲレジスタ２６１によりマスクされていない場合、ＤＭＡＣ終了割込みがマイクロプロセッサ２０６に要求される。
【００５９】ＤＭＡＣ２４７オペレーションの第２のプログラム制御モードは、リンク式リスト・モードと呼ばれる。リンク式リスト・モードのオペレーション・シーケンスが図７の流れ図で示される。ブロック６０１で、マイクロプロセッサ２０６（図２）は、制御ユニット・メモリ２０８のＤＲＡＭ２１４またはＳＲＡＭ２１６に存在する制御ブロック内に、１回或いは何回かの転送に対応するリンク式リスト・パラメータを構成する。制御ブロックはマイクロチャネル・アドレス、マイクロプロセッサ・アドレス、リンク式リスト・ポインタ、及びバイト・カウントを含むＤＭＡ転送情報を含む。
【００６０】１つのリンク式リスト制御ブロックが、別のリンク式リスト制御ブロックを指示することも可能である。ブロック６０３で、プログラムは任意の制御ブロックを次のリンク・リストに連鎖することが望まれるかを判断テストする。そうである時、プログラムはブロック６０５で、リンク式リストのＣＣＲ２５７（図２）フィールドのＬＬＣビットをセットし、プログラム制御はブロック６０１に戻る。ブロック６０３が否定されると、ブロック６０７に移行し、マイクロプロセッサ２０６はＤＭＡＣ開始信号を発する。ＤＭＡＣ開始信号の受信時、ブロック６０９で、第１のバス・インタフェース２０２は第１のリンク式制御ブロックをフェッチし、それぞれのレジスタにＤＭＡ転送情報をロードし、転送を実行する。
【００６１】ブロック６０９のＤＭＡ転送の後、プログラムはＤＭＡＣオペレーションが成功したかどうかを判断するための２つのテストを実行する。第１のテストはブロック６１１で実行されて、ＤＭＡ転送が成功したかどうかを判断する。成功しなかった場合、エラー・ステータス・ビットがブロック６１３でセットされ、プログラムは終了する。ＤＭＡ転送が成功した場合、ブロック６１１からの肯定分岐はブロック６１５に至り、ここでＬＬＣビットが１であるかがテストされる。最後のＤＭＡオペレーションの完了は、ＬＬＣビット値が０により示される。ＬＬＣが１の場合、プログラム制御はブロック６０９にループして戻る。ＬＬＣが１でない場合、完了良好ステータス・ビットがブロック６１７でセットされて、プログラムは終了する。
【００６２】リンク式リスト・モードの使用は、Ｓ／３９０メモリ・ユニット１０４（図１）の１つの連続空間から、マイクロチャネル・メモリ１２６のいくつかの不連続セクションへのデータ転送を可能とする。第１のバス・インタフェース２０２のＤＭＡＣ２４７（図２）は、境界制限無しにデータをマイクロチャネル・メモリ１２６（図１）の任意のバイト・アドレスに転送することができる。データ転送に関する唯一の制限は、転送長が４バイトよりも大きく、且つ１６メガバイトよりも小さくなければならないことである。
【００６３】マイクロプロセッサ２０６（図２）は、ＤＭＡＣオペレーションが進行中に停止されない。マイクロプロセッサ２０６はＤＭＡＣオペレーションが実行中に、メモリ２０８または第２のバス・インタフェース２０４を同時にアクセスすることができる。第１のバス・インタフェース２０２レジスタ（ＣＳＡＲ２４９、ＣＢＣＲ２５１、ＣＬＡＲ２５３、ＣＬＬＰ２５５、ＣＣＲ２５７、及びＣＳＲ２５９及びＩＭＲ２６１）に対するマイクロプロセッサ２０６の同時アクセスもまた許可される。マイクロプロセッサ２０６は、バイパス・バス２３０上における現行のＤＭＡサイクルの完了を判断するために、第１のバス・インタフェース２０２レジスタをポーリングすることができる。
【００６４】図８乃至図１１は、第２のデータ処理システム１０１（図１）のフェッチ・オペレーションに対応するオペレーション・シーケンスを示す流れ図である。このオペレーションはデータを、メモリ・ユニット１０４とマイクロチャネル・メモリ１２６との間で転送する。本発明の実施例では、メモリ・ユニット１０４はＩＢＭ Ｓ／３９０記憶装置である。プログラム制御はブロック７０１で開始され、マイクロプロセッサ２０６（図２）はデータ制御ブロック３０３（図３）のキー・フィールド３２１、Ｓ／３９０開始アドレス・フィールド３０５、及びバイト・カウント・フィールド３０７を、実行される転送に対応して初期化する。コマンド・フィールド３０９は"フェッチ"オペレーションを指定するようにセットされる。
【００６５】次にブロック７０３で、マイクロプロセッサ２０６（図２）はアダプタ・ステータス・フィールド３１７（図３）に書込み、第２のバス・インタフェース２０４（図２）に対し、ＧＯ／−ＤＥビットをアサートすることによりデータ転送を開始するように通知する。プログラム制御はブロック７０５に移行し、第２のバス・インタフェース２０４（図２）がＳ／３９０入出力バス＃１（１０６）上において記憶オペレーションを開始する。記憶オペレーションは最大１６データ・サイクルを率いる選択サイクルで開始される。
【００６６】初期Ｓ／３９０転送の間、ブロック７０７は初期化処理を実行し、マイクロプロセッサ２０６（図２R>２）はＤＭＡＣ２４７を次のように初期化する。ＣＳＡＲ２４９レジスタは、データが記憶されるマイクロチャネル・メモリ１２６（図１）アドレスにセットされる。ＣＢＣＲ２５１（図２）レジスタは、データの転送長にセットされ、これは１６メガバイト以下、且つ４バイトより大きくなければならない。要求が有ればＣＬＬＰ２５５レジスタがスマート・バス制御ユニット・メモリ２０８（図２）内のリンク式リスト・アドレスにセットされる。ＣＣＲ２５７レジスタは転送モードにセットされる。このモードは暗黙的オペレーション・モードであり、これはバイパス・バス２３０とマイクロチャネル・バス＃１（１１８）またはマイクロチャネル・バス＃２（１２０）のいずれか一方との間の転送を指定する。
【００６７】ブロック７０９で、マイクロプロセッサ２０６（図２）はＤＭＡＣ開始コマンドを第１のバス・インタフェース２０２に発する。第２のバス・インタフェース２０４はブロック７１１で、ＤＭＡ要求信号を第１のバス・インタフェース２０２に送信する。ＤＭＡ要求信号は、全パケット或いは部分的パケットがピンポン・バッファ２４１または２４３（図２）に到達すると、直ちに生成される。
【００６８】ブロック７１５で、第１のバス・インタフェース２０２（図２）はＤＭＡ応答信号を第２のバス・インタフェース２０４に対してアサートし、第２のバス・インタフェース２０４にデータを送信するように要求する。第２のバス・インタフェース２０４は次にＤＭＡレディ信号と共に、データをピンポン・バッファ２４１、２４３（図２）からバイパス・バス２３０上に転送する（ブロック７１７）。第１のバス・インタフェース２０２はローカル・レジスタ２４５（図２）が充填されると、直ちにマイクロチャネル・バス＃１（図１の１１８）を調停する（ブロック７１９）。
【００６９】マスタ権を獲得後、第１のバス・インタフェース２０２（図２）はマイクロチャネル・バス＃１（図１の１１８）上に最大４バイト／サイクルの増分でデータを転送する（図１０のブロック７２１）。第１のバス・インタフェース２０２（図２）は、ローカル・レジスタ２４５のデータを、マイクロチャネル・バス＃１（１１８）上に、スレーブ装置の応答レートで転送して空にする（ブロック７２３）。
【００７０】ブロック７１９からブロック７２３の実行の間、別のパケットのデータがピンポン・バッファ２４１、２４３（図２）に到来する。こうしたデータ・パケットの到来時、第２のバス・インタフェース２０４はＤＭＡ要求信号をアサートすることにより、別のＤＭＡオペレーションを開始する（ブロック７２５）。ブロック７２６で、ブロック７１９からブロック７２３で実行されるマイクロチャネル転送オペレーションの完了後、第１のバス・インタフェース２０２はＤＭＡ応答信号によりこの要求に応答する。ブロック７２７で、転送カウントが消滅したかがテストされる。転送カウントが消滅していない場合、プログラムはブロック７１９にループして戻る。転送カウントが消滅している場合、プログラム制御は図１１のブロック７２９に移行し、第２のバス・インタフェース２０４（図２）はマイクロプロセッサ２０６に対して割込みを発生する。割込みはデータ転送が完了したことを示す役割をする。マイクロプロセッサ２０６はブロック７３１で、必要に応じて、転送ステータス・フィールド３１７またはアダプタ・ステータス・フィールド３１９を読出し、完了ステータスを確認する。
【００７１】図１２乃至図１４は、第２のデータ処理システム１０１（図１）の記憶オペレーションに対応するオペレーション・シーケンスを示す流れ図である。このオペレーションは、マイクロチャネル・メモリ１２６とメモリ・ユニット１０４との間でデータを転送する。本発明の実施例では、メモリ・ユニット１０４はＩＢＭＳ／３９０記憶装置である。プログラム制御はブロック８０１で開始され、マイクロプロセッサ２０６（図２）はＤＭＡＣ２４７レジスタを次に示す値により初期化する。ＣＳＡＲ２４９レジスタは、データが読出されるマイクロチャネル・メモリ１２６（図１）アドレスにセットされる。ＣＢＣＲ２５１（図２）レジスタは、データの転送長にセットされ、これは１６メガバイト以下、且つ４バイトより大きくなければならない。要求が有ればＣＬＬＰ２５５レジスタがスマート・バス制御ユニット・メモリ２０８（図２）内のリンク式リスト・アドレスにセットされる。ＣＣＲ２５７レジスタは転送モードを指定するようにセットされ、これはバイパス・バス２３０とマイクロチャネル・バス＃１（図１及び図２の１１８）またはマイクロチャネル・バス＃２（図１の１２０）のいずれか一方との間の転送を暗黙的に指定する。
【００７２】ブロック８０３で、ＤＭＡＣ開始コマンドが第１のバス・インタフェース２０２（図２）に発せられる。第１のバス・インタフェース２０２はブロック８０５でマイクロチャネル・バス＃１（１１８）を調停する。マスタ権を獲得後、第１のバス・インタフェース２０２（図２）はマイクロチャネル・メモリ２０８からローカル・レジスタ２４５への充填を開始する（ブロック８０７）。ブロック８０５及びブロック８０７の実行の間、マイクロプロセッサ２０６（図２）はデータ制御ブロック３０３のキー・フィールド３２１、Ｓ／３９０開始アドレス・フィールド３０５、及びバイト・カウント・フィールド３０７を、実行される転送に対応して初期化する（ブロック８０９）。図１３のブロック８１１で、コマンド・フィールド３０９は"記憶"オペレーションを指定するようにセットされる。
【００７３】次にブロック８１３で、マイクロプロセッサ２０６（図２）はアダプタ・ステータス・フィールド３１７（図３）に書込み、第２のバス・インタフェース２０４（図２）に対し、ＧＯ／−ＤＥビットをアサートすることによりデータ転送を開始するように通知する。プログラム制御はブロック８１５に移行し、第２のバス・インタフェース２０４（図２）がＤＭＡ要求信号を第１のバス・インタフェース２０２に送信し、次にブロック８１７で、プログラムは第１のバス・インタフェース２０２（図２）からのＤＭＡ応答信号を待機する。
【００７４】ブロック８１９で、第１のバス・インタフェース２０２（図２）はローカル・レジスタ２４５が充填されると直ちにＤＭＡ応答信号をアサートする。第２のバス・インタフェース２０４は、ＤＭＡレディ信号を出力して、ピンポン・バッファ２４１または２４３へのロードを開始する（図１４のブロック８２１）。次にブロック８２３で、第１のバス・インタフェース２０２（図２）がマイクロチャネル・バス＃１（図１の１１８）を調停する。このステップは、残余バイト・カウントが０でなければ、ローカル・レジスタ２４５（図２）の内容が転送された直後に実行される。
【００７５】ブロック８２３の間、第２のバス・インタフェース２０４（図２）は、ピンポン・バッファ２４１または２４３からＳ／３９０入出力バス１０６にデータを転送する（ブロック８２５）。ブロック８２３及び８２５の実行と同時に、ブロック８２７はＤＭＡ要求信号を第１のバス・インタフェース２０２（図２）に送信する。プログラム制御は次にブロック８２９に移行し、バイト・カウント・フィールド３０７（図３）が０であるかがテストされる。このフィールドが０でない場合、プログラムは図１３のブロック８１９にループして戻る。バイト・カウント・フィールド３０７（図３）が０の場合、プログラム制御はブロック８３１に移行し、第２のバス・インタフェース２０４（図２）がデータ転送の完了を示す割込みをマイクロプロセッサ２０６に送信する。ブロック８３３で、マイクロプロセッサ２０６（図２R>２）は必要に応じて、転送ステータス・フィールド３１７またはアダプタ・ステータス・フィールド３１９（図３R>３）を読出し、完了ステータスを確認する。
【００７６】本発明のスマート・バス制御ユニット１１２（図２）は、制御ユニット・メモリ２０８とマイクロチャネル・メモリ１２６（図１）または入出力アダプタ・メモリとの間で転送が可能である。これらの転送は２つのステップにより実行される。最初に、データがローカル・プロセッサ・バスから第１のバス・インタフェース２０２（図２）に転送される。ローカル・プロセッサ・バスはトランシーバ２２４及び２２８、バス２２２、２２６、２３０、２３２及び２３４を含む。次にデータは、第１のバス・インタフェース２０２（図２）からマイクロチャネル・バス＃１（１１８）に転送される。これらの転送は３つの技術の内のいずれかを使用して達成される。すなわち、それらは（１）第１のバス・インタフェース２０２内のＤＭＡＰ９０１機能（図２）、（２）第１のバス・インタフェース２０２内のＤＭＡＣ２４７明示モード機能、（３）制御ユニット・メモリ２０８をメモリ・スレーブとしてアクセスするマイクロチャネル１０３、１０５（図１）である。ＤＭＡＣ２４７明示モード機能については、Ｓ３９０記憶装置（メモリ・ユニット１０４）とマイクロチャネル・メモリ１２６（図１）との間のデータ転送に関連して前述された。しかしながら、第１のバス・インタフェースはローカル・プロセッサ・バス上でマスタ権を調停し、制御ユニット・メモリ２０８との間でデータを転送する。
【００７７】ＤＭＡＰ機能９０１によるデータ転送について次に示す。図２を参照すると、ＤＭＡＰ機能９０１はシステム・アドレス・レジスタ（ＰＳＡＲ）９０３、データ・レジスタ（ＤＡＴＡ）９０５、制御レジスタ（ＰＣＲ）９０７、及びステータス・レジスタ（ＰＳＲ）９０９を含む。マイクロプロセッサ２０６（図２）は、ＰＳＡＲレジスタ９０３、ＤＡＴＡレジスタ９０５、及びＰＣＲレジスタ０７を書込みプログラムすることにより、最大４バイトのデータをマイクロチャネルとの間で直接転送することができる。マイクロプロセッサ２０６はＤＭＡＰ開始コマンドを発する。第１のバス制御ユニット２０２は、次にマイクロチャネル１０３、１０５（図１）の制御を獲得して、最大４バイトのデータをＤＡＴＡレジスタ９０５（図２）、或いはチャネル・バス１１８、１２０（図１）またはマイクロチャネル・メモリ１２６空間との間で転送する。これらの転送相手はＰＳＡＲレジスタ９０３及びＰＣＲレジスタ９０７の値により決定される
【００７８】ＤＭＡＰ９０１書込み転送初期化の間、ＤＡＴＡレジスタ９０５は、ＰＳＡＲレジスタ９０３にロードされるマイクロチャネル１０３、１０５アドレス及びＰＣＲレジスタ９０７にロードされる転送カウント値により、位置合わせされなければならない。ＤＭＡＰ９０１読出しサイクルの間、第１のバス・インタフェース２０２は、ワード配列方式で、ＰＳＡＲレジスタ９０３の最下位２ビットにより示される開始バイト・アドレス、及びＰＣＲレジスタ９０７の転送カウントに依存して、最大４バイトの読出しデータをアクセスする（すなわちアドレス０から最大４バイト、アドレス１から最大３バイトなど）。
【００７９】データ転送が終了すると、第１のバス・インタフェース２０２はＰＳＲレジスタ９０９に終了ステータスをセットする。終了割込みステータスもこの時セットされてもよい。ＤＭＡＰ９０１転送の終了は、第１のバス・インタフェース２０２割込み要求をサービスすることにより、或いはＰＳＲ９０９のＤＭＡＰビジー・ビットをポーリングすることにより、確認される。
【００８０】マイクロチャネル１０３、１０５（図１）は制御ユニット・メモリ２０８（図２）をメモリ・スレーブとしてアクセスできる。メモリ２０８はマイクロチャネル・メモリ１２６（図１）アドレス空間にマップされる。第１のバス・インタフェース２０２（図２）は、マイクロチャネル１０３、１０５（図１）がメモリ１２６をアクセスする時、ＣＨＲＥＡＤＹ信号をアサートする。第１のバス・インタフェース２０２（図２）は、ＨＯＬＤ及びＨＯＬＤＡプロトコルを使用して、ローカル・プロセッサ・バスを調停する。第１のバス・インタフェース２０２はマスタ権を獲得すると、転送オペレーションを完了し、マイクロチャネル１０３、１０５サイクルを終了するためにＣＨＲＥＡＤＹ信号をニゲートする。第１のバス・インタフェース２０２（図２）が１６ビット・スレーブとしてマイクロチャネル１０３、１０５（図１）に応答するため、これらのアクセス・オペレーションは常に２バイト長である。
【００８１】
【発明の効果】以上説明したように、本発明によれば、非常に高速なデータ転送レート、及び多重同時独立のプロセッサ間オペレーションを可能とする改良されたインタフェース機構が提供される。更に本発明は、マイクロチャネルのプレーナ・プロセッサがより効率的に使用可能なチャネル及び制御ユニットのエミュレーション機能を提供する。
【図面の簡単な説明】
【図１】本発明のスマート・バス制御ユニットの動作環境を表すハードウェア・ブロック図である。
【図２】図１のスマート・バス制御ユニットのハードウェア・ブロック図である。
【図３】図１のスマート・バス制御ユニットにより実行される記憶オペレーションに使用されるデータ構造を示すブロック図である。
【図４】本発明による、ＩＢＭ Ｓ／３９０データ処理システムとマイクロチャネル・システムとの間のデータ記憶転送機能の動作シーケンスを表す流れ図である。
【図５】本発明による、ＩＢＭ Ｓ／３９０データ処理システムとマイクロチャネル・システムとの間のデータ記憶転送機能の動作シーケンスを表す流れ図である。
【図６】本発明のバイパス・バス上のＤＭＡシーケンスを示すタイミング図である。
【図７】図２に示されるＤＭＡＣのリンク式リスト・モードの動作シーケンスを示す流れ図である。
【図８】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図９】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１０】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１１】本発明によるフェッチ・オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１２】本発明による記憶オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１３】本発明による記憶オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【図１４】本発明による記憶オペレーションに対応してコンピュータにより実行される処理の流れ図である。
【符号の説明】
１０１ 第２のデータ処理システム
１０２ 中央処理ユニット（ＣＰＵ）
１０３、１０５ マイクロチャネル
１０４ メモリ・ユニット
１０６ 入出力バス＃１
１０７ 第１のデータ処理システム
１０８ 入出力バス＃２
１１０ 入出力バス＃３
１１８ マイクロチャネル・バス＃１
１２０ マイクロチャネル・バス＃２
１２２ プレーナ・プロセッサ
１２６ メモリ
１２８ 入出力アダプタ
１３０、１３１、１３２ 入出力装置
２０２ 第１のバス・インタフェース
２０４ 第２のバス・インタフェース
２０６ ローカル・マイクロプロセッサ
２１０ ＥＰＲＯＭメモリ
２１２ フラッシュ・メモリ
２１４ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
２１６ スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２２２ 第１の３２ビット・バス
２２４ 第１のトランシーバ
２２６ 第２の３２ビット・バス
２２８ 第２のトランシーバ
２３０ １６ビット・バス
２３２ ８ビット・バス
２３４ 第２のパス
２４１、２４３ 内部ピンポン・バッファ
２４５ ローカル・レジスタ
２４７ ＤＭＡチャネル
２４９ ＣＳＡＲ
２５１ バイト・カウント・レジスタ（ＣＢＣＲ）
２５３ ローカル・アドレス・レジスタ（ＣＬＡＲ）
２５５ ２４ビットのリンク式リスト・ポインタ（ＣＬＬＰ）
２５７ ８ビット制御レジスタ（ＣＣＲ）
２５９ ８ビット・ステータス・レジスタ（ＣＳＲ）
２６１ 割込みマスク・レジスタ（ＩＭＲ）
３０１ 高優先ＤＭＡポート
３０７ バイト・カウント・フィールド
３０９ コマンド・フィールド
３１３ アドレス限界許可（ＬＭ ＥＮＢ）フィールド
３１５ アドレス限界フィールド
３１７ 転送ステータス・フィールド
３１９ アダプタ・ステータス・フィールド
３２１ キー・フィールド
３２５ ＩＯＰフィールド
５０１ ＤＭＡ要求（ＤＭＡ ＲＥＱ）信号
５０３ ＤＭＡ応答（ＤＭＡ ＡＣＫ）信号
５０５ ＤＭＡレディ（ＤＭＡ ＲＤＹ）信号
【特許請求の範囲】
【請求項１】入出力制御機能を実行するバス制御システムであって、データを記憶する第１のメモリ手段、命令を実行する第１のプロセッサ手段、及び各々が第１の入出力バス・プロトコルを有する第１のコンピュータ・アーキテクチャに対応する第１の信号セットを使用することにより、データ、制御情報、及びアドレス情報の少なくともいずれかの通信パスを提供する複数のチャネルを含む、データ転送用の第１の入出力バスを含む第１のデータ処理システムと、データを記憶する第２のメモリ手段、命令を実行する第２のプロセッサ手段、及び各々が第２の入出力バス・プロトコルを有する第２のコンピュータ・アーキテクチャに対応する上記第１の信号セットとは同一でない第２の信号セットを使用することにより、データ、制御情報、及びアドレス情報の少なくともいずれかの通信パスを提供する複数のチャネルを含むデータ転送用の第２の入出力バスを含む第２のデータ処理システムと、少なくとも１個の入出力装置と、上記第１の入出力バス及び上記少なくとも１個の入出力装置への接続に適応する、各々が上記入出力装置と上記第１の入出力バスとの間の通信を提供する通信手段を含む複数の入出力アダプタと、上記第１の入出力バスと通信するための第１の通信ポート、上記第２の入出力バスと通信するための第２の通信ポート、上記第１の信号セットを上記第２の信号セットに変換するための第１の信号変換手段、及び上記第２の信号セットを上記第１の信号セットに変換するための第２の信号変換手段を含む、上記第１のデータ処理システムと上記第２のデータ処理システムとをインタフェースするインタフェース手段を含むスマート・バス制御ユニットと、を含むバス制御システム。
【請求項２】上記第１の信号変換手段が上記第２の信号変換手段と同時に動作する、請求項１記載のバス制御システム。
【請求項３】上記スマート・バス制御ユニットが上記複数の入出力アダプタの少なくとも１個をアクセスするアクセス手段を含む、請求項１記載のバス制御システム。
【請求項４】上記アクセス手段が上記入出力アダプタの上記通信手段に接続されるマイクロプロセッサを含む、請求項３記載のバス制御システム。
【請求項５】上記スマート・バス制御ユニットが上記複数の入出力アダプタの少なくとも１個及び上記第１の入出力バスのオペレーションを制御する制御手段を含む、請求項４記載のバス制御システム。
【請求項６】上記アクセス手段が上記マイクロプロセッサ装置により実行されるマイクロコード命令を含むマイクロプロセッサ制御手段を含む、請求項４記載のバス制御システム。
【請求項７】上記マイクロコード命令が、データ、制御情報及びアドレス情報の少なくともいずれかの転送を指定する、上記入出力アダプタの少なくとも１個及び上記第１の入出力バスに関する入出力機能を提供する、請求項６記載のバス制御システム。
【請求項８】上記アクセス手段が上記複数の入出力アダプタの間でデータ、制御情報及びアドレス情報の少なくともいずれかを転送するように、上記マイクロコード命令が上記複数のチャネル上の複数の上記入出力機能を同時に実行するためのチャネル・マルチプレクス手段を含む、請求項７記載のバス制御システム。
【請求項９】上記マイクロプロセッサがＲＩＳＣマイクロプロセッサ装置を含む、請求項４記載のバス制御システム。
【請求項１】入出力制御機能を実行するバス制御システムであって、データを記憶する第１のメモリ手段、命令を実行する第１のプロセッサ手段、及び各々が第１の入出力バス・プロトコルを有する第１のコンピュータ・アーキテクチャに対応する第１の信号セットを使用することにより、データ、制御情報、及びアドレス情報の少なくともいずれかの通信パスを提供する複数のチャネルを含む、データ転送用の第１の入出力バスを含む第１のデータ処理システムと、データを記憶する第２のメモリ手段、命令を実行する第２のプロセッサ手段、及び各々が第２の入出力バス・プロトコルを有する第２のコンピュータ・アーキテクチャに対応する上記第１の信号セットとは同一でない第２の信号セットを使用することにより、データ、制御情報、及びアドレス情報の少なくともいずれかの通信パスを提供する複数のチャネルを含むデータ転送用の第２の入出力バスを含む第２のデータ処理システムと、少なくとも１個の入出力装置と、上記第１の入出力バス及び上記少なくとも１個の入出力装置への接続に適応する、各々が上記入出力装置と上記第１の入出力バスとの間の通信を提供する通信手段を含む複数の入出力アダプタと、上記第１の入出力バスと通信するための第１の通信ポート、上記第２の入出力バスと通信するための第２の通信ポート、上記第１の信号セットを上記第２の信号セットに変換するための第１の信号変換手段、及び上記第２の信号セットを上記第１の信号セットに変換するための第２の信号変換手段を含む、上記第１のデータ処理システムと上記第２のデータ処理システムとをインタフェースするインタフェース手段を含むスマート・バス制御ユニットと、を含むバス制御システム。
【請求項２】上記第１の信号変換手段が上記第２の信号変換手段と同時に動作する、請求項１記載のバス制御システム。
【請求項３】上記スマート・バス制御ユニットが上記複数の入出力アダプタの少なくとも１個をアクセスするアクセス手段を含む、請求項１記載のバス制御システム。
【請求項４】上記アクセス手段が上記入出力アダプタの上記通信手段に接続されるマイクロプロセッサを含む、請求項３記載のバス制御システム。
【請求項５】上記スマート・バス制御ユニットが上記複数の入出力アダプタの少なくとも１個及び上記第１の入出力バスのオペレーションを制御する制御手段を含む、請求項４記載のバス制御システム。
【請求項６】上記アクセス手段が上記マイクロプロセッサ装置により実行されるマイクロコード命令を含むマイクロプロセッサ制御手段を含む、請求項４記載のバス制御システム。
【請求項７】上記マイクロコード命令が、データ、制御情報及びアドレス情報の少なくともいずれかの転送を指定する、上記入出力アダプタの少なくとも１個及び上記第１の入出力バスに関する入出力機能を提供する、請求項６記載のバス制御システム。
【請求項８】上記アクセス手段が上記複数の入出力アダプタの間でデータ、制御情報及びアドレス情報の少なくともいずれかを転送するように、上記マイクロコード命令が上記複数のチャネル上の複数の上記入出力機能を同時に実行するためのチャネル・マルチプレクス手段を含む、請求項７記載のバス制御システム。
【請求項９】上記マイクロプロセッサがＲＩＳＣマイクロプロセッサ装置を含む、請求項４記載のバス制御システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開平６−２０８５４８
【公開日】平成６年（１９９４）７月２６日
【国際特許分類】
【出願番号】特願平５−２５９６９９
【出願日】平成５年（１９９３）１０月１８日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【公開日】平成６年（１９９４）７月２６日
【国際特許分類】
【出願日】平成５年（１９９３）１０月１８日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
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