デジタル信号再生装置
【課題】 正確なサンプリングクロックでA/D変換して正確な復号が可能な、振幅検出方法を用いた微分系のデジタル信号再生装置を、全てデジタル回路にて構成する。
【解決手段】 位相差検出器5が、PR等化された信号とA/D変換器2で用いる変換用クロック信号CK2との位相差を、A/D変換器2の出力を用い、該出力におけるPR等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、位相調整器4が、検出された位相差に応じてクロック生成器3にて生成される基準クロック信号CK1の位相を調整して変換用クロック信号CK2としてA/D変換器2に供給する。
【解決手段】 位相差検出器5が、PR等化された信号とA/D変換器2で用いる変換用クロック信号CK2との位相差を、A/D変換器2の出力を用い、該出力におけるPR等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、位相調整器4が、検出された位相差に応じてクロック生成器3にて生成される基準クロック信号CK1の位相を調整して変換用クロック信号CK2としてA/D変換器2に供給する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、記録媒体等から取得した記録データの再生信号を用いてクロック信号を生成し、該クロック信号を用いて再生信号をデジタル化するデジタル信号再生装置に関し、より詳細には、上記再生信号をパーシャルレスポンス等化(微分等化)し、パーシャルレスポンス等化した信号を、A/D変換器を用いてデジタル化するデジタル信号再生装置に関するものである。
【背景技術】
【0002】
デジタル信号再生装置においては、従来から、ビデオ・テープや光ディスクなどの記録媒体から得られた記録データの再生信号を用いてクロック信号を生成し、該クロック信号を用いて上記再生信号を2値識別することが行われている。クロック信号を用いて再生信号を2値識別する方法としては、種々提案されているが、何れの識別方法においても、記録媒体から読み出した2値識別対象の再生信号を、パーシャルレスポンスの手法を用いて、符号間干渉が存在しないか、或いは符号間干渉が予め知れているように波形等化し、該波形等化した信号から2値識別を行い、デジタル信号を復調するようになっている。
【0003】
このような識別方法の代表的な方法としては、ナイキスト等化を行う積分検出方法と、微分系の等化基準を用いる振幅検出方法(微分法)が知られている。このうち、積分検出方法による2値識別は、低域成分(直流成分:DC成分)を多く必要とする。そのため、ビデオ再生信号のDC成分の再生ができないといった不利益がある。また、アジマス効果のない低域のクロストークが多いといった不利益もある。これに対し、振幅検出方法は、積分検出方法におけるような直流成分を必要とせず、低域成分をあまり必要とせず、上述した積分検出方式の不利益を克服できるといた利点がある。
【0004】
ところが、振幅検出方式においては、その信号の性質から3値検出を行うようになる。具体的には、再生信号の振幅を検出するため、2値検出より複雑な3値の識別(1,0、−1)を行う必要がある。3値識別は、再生信号のDC変動に対して強いといった利点がある反面、識別回路の構成自体が複雑になるといった欠点がある。しかも、振幅検出方式における3値識別がDC変動に強いのは、再生信号のアイパターンが十分に開いている場合に限られ、アイパターンが充分に開いてない場合はDC変動に弱く不安定になる。アイパターンが充分に開いてない場合にもDC変動に強くするには、A/D変換回路におけるサンプリングポイントが重要になる。
【0005】
A/D変換回路で信号を取り込む際に使用するA/D変換回路のクロック信号は、入力される微分波形のピークをサンプリングできるような位相関係のクロックであることが必要である。そのため、一般的には入力波形にPLLをかけてクロック信号を生成する方法がとられるが、必ずしもピークをサンプリングする位相関係にはならない。
【0006】
特許文献1には、A/D変換したデジタル信号を基に、クロック生成手段から生成されたクロック信号の位相を調整し、調整したものをサンプリングクロックとしてA/D変換回路に与える構成のデジタル信号識別回路が開示されている。
【0007】
図14に、上記特許文献1に記載されたデジタル信号識別回路の構成を示す。再生信号は、積分等化器51でナイキスト等化された後、パーシャルレスポンス等化器55でさらにパーシャルレスポンス等化(以下、PR等化)されてからA/D変換器58に送られる。A/D変換器58では、PR等化された再生信号をA/D変換してA/D変換データSS8とし、これを2値識別回路60が2値識別してデジタル化する。ここで、A/D変換器58は、サンプリングクロックとして、位相変調されたクロック信号SS27を用いる。クロック信号SS27は、次のようにして得られる。ナイキスト化された再生信号をコンパレータ52が2値識別した比較結果信号SS2を用いて、クロック発生器53がPLL方式でクロック信号SS3を発生する。位相誤差検出器59では、加算イネーブル信号発生器56からのイネーブル信号がハイレベルのとき、A/D変換器58からのA/D変換データSS8を積分して、クロック発生器53にて生成された上記クロック信号SS3とサンプリングクロック信号との位相誤差を算出する。位相調整器57は、位相誤差検出器59の算出した位相誤差に応じて、該クロック信号SS3の位相を調整し、位相調整したクロック信号SS27を、A/D変換器58へと供給する。
【0008】
このような構成とすることで、たとえアイパターンが充分に開いてない場合でも、DC変動に強くなり、A/D変換器58では、正確なサンプリングクロックでA/D変換して正確な復号が可能となる。
【特許文献1】特開平11−4264号公報(平成11年1月6日公開)
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、上記特許文献1の構成では、位相誤差(位相差)を検出し、クロック信号の位相を調整するにあたって、A/D変換器58でA/D変換したデータを、位相誤検出器59にてアナログ信号に変換するようになっているので、必然的にシステム構成が複雑化してしまうといった問題がある。
【0010】
つまり、位相誤差検出器59は、加算イネーブル信号発生器56からのイネーブル信号がハイレベルのときに、A/D変換器58からのA/D変換データSS8を積分して、クロック発生器53にて生成された上記クロック信号SS3とサンプリングクロック信号との位相誤差を算出するようになっているため、位相誤差検出器59にはD/A変換器が必要となる。しかも、位相誤差検出器59で算出された位相誤差に応じて、クロック信号SS3の位相を調整する位相変調器57では、クロック信号SS3から鋸歯状波を生成する鋸歯状波生成回路が必要となり、これによってもシステム構成が複雑化する。上述したように、積分検出方式に比して振幅検出方式は、3値識別であるために識別回路の構成自体が複雑になるといった欠点があるため、このようなさらなる回路構成の複雑化は容認できない。
【0011】
本発明は、上記課題に鑑み成されたものであって、その目的は、正確なサンプリングクロックでA/D変換して正確な復号が可能な、振幅検出方法を用いた微分系のデジタル信号再生装置を、全てデジタル回路にて構成してシステム構成の簡素化を図ることにある。
【課題を解決するための手段】
【0012】
本発明のデジタル信号再生装置は、上記課題を解決するために、再生信号から基準クロック信号を生成するクロック生成手段と、再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するA/D変換手段と、該A/D変換手段でデジタル化された信号を2値識別する2値識別手段と、上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段とを備えたことを特徴としている。
【0013】
これによれば、位相差検出手段が、A/D変換手段でサンプリング時に用いたサンプリングクロック信号とパーシャルレスポンス等化された信号との位相差を、A/D変換手段でサンプリングしたデジタル信号を用い、該信号値におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングした信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、該検出した位相差量を用いて位相調整手段が基準クロック信号の位相を調整してサンプリングクロック信号の位相を調整する。したがって、振幅検出方法における位相ズレ及びノイズの影響で、たとえA/D変換手段のサンプリングポイントがずれても、A/D変換手段では常に良好なサンプリングポイントでデジタル化することができる。
【0014】
しかも、上記特許文献1の構成では、位相誤差(位相差)を検出してクロック信号の位相を調整するにあたって、A/D変換したデータをアナログ信号に変換するようになっているので、D/A変換器が必要で、また、クロック信号の位相調整において鋸歯状波生成回路が必要となっていたが、本発明の構成では、パーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、これを用いて位相調整手段が基準クロック信号の位相を調整してサンプリングクロック信号の位相を調整するので、D/A変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタル回路にて構成でき、システム構成の簡素化を図ることが可能となる。
【0015】
本発明のデジタル信号再生装置においては、さらに、上記クロック生成手段が、再生信号を所定の基準レベルで比較し、再生信号が該基準レベルを超えていれば第1レベルを出力する比較器と、該比較器の比較結果を基に位相同期方式でクロック信号を生成するクロック発振回路とを有し、該クロック発振回路で生成されたクロック信号が基準クロック信号となることを特徴とすることもできる。
【0016】
また、本発明のデジタル信号再生装置においては、上記パーシャルレスポンス等化手段が、PR(1,−1)のパーシャルレスポンス等化を行うことを特徴とすることもできる。この場合、PR(1,−1)のパーシャルレスポンス等化を行うことで、再生信号のDC成分の変動を取ることができ、2値化するときの判別レベルを容易に決定(DCレベル)とすることができる。また、再生される信号のパターンも固定される。したがって、信号レベルから信号波形を推測することが容易にでき、再生信号の変化点の検出を非常に簡単に行うことができる。
【0017】
また、本発明のデジタル信号再生装置においては、さらに、上記位相差検出手段が、入力信号を上記基準クロック信号の1周期分ずつ遅延させて後段へと順次出力し、初段に上記A/D変換手段にてデジタル化された信号が入力される縦続接続された3段の遅延回路と、上記初段の遅延回路の出力と上記3段目の遅延回路の出力とが入力され、両出力の差を出力する減算器と、上記2段目の遅延回路の出力と閾値とを比較し、上記パーシャルレスポンス等化された信号のピーク対応部のサンプリング期間を示す信号を出力する比較器とを備えていることを特徴とすることもできる。
【0018】
このような構成とすることで、上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段を容易に実現することができる。
【0019】
また、この場合、上記位相調整手段としては、上記位相差検出手段における比較器からの出力を用いて位相を判定する期間を表す信号を出力する位相判定回路と、該位相判定回路からの出力に応じて位相を判定する期間、上記位相差検出手段における上記減算器及び上記比較器の各出力から上記A/D変換手段にて用いるサンプリングクロック信号の位相の進み/遅れを判定すると共に、上記減算器の出力から位相差量を検出する位相量検出回路と、該位相量検出回路による位相の進み/遅れの判定結果と位相差量とを用いて、上記クロック生成手段にて生成された基準クロック信号の位相を調整してサンプリングクロック信号を出力するクロック選択回路とから構成することができる。
【0020】
このような構成とすることで、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段を容易に実現することができる。
【発明の効果】
【0021】
本発明のデジタル信号再生装置は、以上のように、再生信号から基準クロック信号を生成するクロック生成手段と、再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するA/D変換手段と、該A/D変換手段でデジタル化された信号を2値識別する2値識別手段と、上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段とを備えた構成である。
【0022】
これにより、振幅検出方法における位相ズレ及びノイズの影響で、たとえA/D変換手段のサンプリングポイントがずれても、A/D変換手段では常に良好なサンプリングポイントでデジタル化することができる。しかも、D/A変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタル回路にて構成でき、システム構成の簡素化を図ることが可能となる。
【発明を実施するための最良の形態】
【0023】
本発明の実施の一形態について、図1ないし図13に基づいて説明すると以下の通りである。本実施の形態のデジタル信号再生装置20は、図1に示すように、パーシャルレスポンス等化器(PR等化器)1、A/D変換器2、クロック発生器3、位相調整器4、位相差検出器5、及び2値識別器6を備えている。
【0024】
デジタル信号識別装置20に入力された記録媒体より再生された再生信号は、まず、PR等化器1に入力される。PR等化器1は、入力された再生信号に対してパーシャルレスポンス等化(パーシャルレスポンス等化手段:以下、パーシャルレスポンス等化をPR等化と称する)を行うもので、例えば、PR(1,−1)等化を行う。PR(1 ,−1)とは、データ1の孤立波形が入力された場合に、その応答が次のビットに−1の符号間干渉を与えることを示す。したがって、PR等化器1からの出力信号は3値となる。PR等化器1からの出力信号は、A/D変換器2とクロック生成器3とに出力される。
【0025】
A/D変換器(A/D変換手段)2は、PR等化器1より入力されたPR等化された再生信号を、後述する位相調整器4より入力される変換用クロック信号CK2に基づきA/D変換してデジタル化する。デジタル信号は、次段の2値化識別器6と位相差検出器5とに出力される。
【0026】
2値化識別器(2値識別手段)6は、A/D変換器2より入力されたデジタル信号を、PR等化の原理に沿って2値化し、2値信号として出力する。
【0027】
クロック生成器(クロック生成手段)3は、再生信号より基準クロック信号CK1を抽出(作成)するものである。ここでは、PR等化器1より入力されたPR等化された再生信号を、2つの閾値を用いて2値化し、2値化した信号を基に位相同期のPLLを構成して基準クロック信号CK1を抽出(作成)する。作成された基準クロック信号CK1は、位相調整器4に出力される。
【0028】
位相差検出器(位相差検出手段)5は、A/D変換器2より入力されたデジタル信号をもとに、A/D変換の際に用いている上記変換用クロック信号(サンプリングクロック信号)CK2と、PR等化された再生信号との位相関係を計算し位相調整量を位相調整器4に出力する。詳細については、図2を用いて後述するが、位相差検出器5は、PR等化された再生信号と上記変換用クロック信号CK2との位相差を、A/D変換器2によってデジタル化されたデジタル信号を用い、該信号におけるPR等化された再生信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する。
【0029】
位相調整器(位相調整手段)4は、上記位相差検出器5によって求められた位相調整量に基づいて、クロック生成器3で生成された基準クロック信号CK1の位相を調整して変換用クロック信号CK2としてA/D変換器2に供給する。詳細については、図3を用いて後述する。
【0030】
まず、図2を用いて上記位相差検出器5について詳細に説明する。位相差検出器5は、3段のDelay回路(遅延回路)7a・7b・7c、減算器(減算器)8、及び比較器(比較器)9を備えている。
【0031】
3段のDelay回路7a・7b・7cは何れも、遅延させる対象の入力信号を、1T(基準クロック信号の1周期分)遅延させるものである。前述のA/D変換器2より出力されたデジタル信号は、まず、初段のDelay回路7aに入力され、ここで1T遅延されて遅延デジタル信号S1となる。遅延デジタル信号S1は、2段目のDelay回路7bへ出力されると共に、上記減算器8にも出力される。2段目のDelay回路7bでは、さらに1T遅延させ、トータル2T遅延された遅延デジタル信号S2は、3段目のDelay回路7cへ出力されると共に、上記比較器9に出力される。3段目のDelay回路7cでは、さらに1T遅延させ、トータル3T遅延された遅延デジタル信号S3を減算器8に与える。
【0032】
減算器8は、遅延デジタル信号S1と遅延デジタル信号S3とを入力信号とし、これら遅延デジタル信号S1・S3を減算した結果を減算結果信号S4として出力する。本実施の形態では、遅延デジタル信号S1−遅延デジタル信号S3の値を減算結果信号S4として出力する。減算器8から出力される減算結果信号S4の正/負と、後述する比較器9から出力される比較結果信号A1・B1に示されるピークの向きによって、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して進んでいるか遅れているかを検出することができる。
【0033】
一方、比較器9は、遅延デジタル信号S2を入力信号とし、該遅延デジタル信号S2を予め設定されている閾値と比較し、比較結果を比較結果信号として出力する。比較結果信号の信号レベルは、遅延デジタル信号S2が閾値よりも大きければ“H”、小さければ“L”となる。比較器9には、予め設定されている2種類の閾値Aと閾値Bとが与えられており、閾値Aとの比較結果を比較結果信号A1として、閾値Bとの比較結果を比較結果信号B1として出力する。
【0034】
ここで、閾値A,Bは、入力信号、つまり遅延デジタル信号S2の正・負のレベルを判定するためのもので、比較結果信号A1の信号レベルは、遅延デジタル信号S2が閾値Aよりも大きければ“H”、小さければ“L”となる。同様に比較結果信号B1の信号レベルも、遅延デジタル信号S2が閾値Bよりも大きければ“H”、小さければ“L”となる。比較器9から出力される比較結果信号A1・B1より、遅延デジタル信号S2のピーク(変曲点)の有無、及びピークの向きを検出することができる。
【0035】
このような構成により、位相差検出器は、閾値Aを越えた(比較結果信号A1・B1が共に“H”)信号値、或いは閾値Bを越えた(比較結果信号A1・B1が共に“L”)信号値と、その直前と直後の両信号値の差とから、PR等化された再生信号に対して変換用クロック信号CK2の位相が進んでいるのか遅れているのかを検出する。
【0036】
例えば、位相差検出器5は、比較結果信号A1・B1が共に“H”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が正の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して遅れている(再生信号のピークよりも後をサンプリングしている状態)と判断する。また、位相差検出器5は、比較結果信号A1・B1が共に“H”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が負の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して進んでいる(再生信号のピークよりも前をサンプリングしている状態)と判断する。同様に、位相差検出器5は、比較結果信号A1・B1が共に“L”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が負の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して遅れている(再生信号のピークよりも後をサンプリングしている状態)と判断する。また、位相差検出器5は、比較結果信号A1・B1が共に“L”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が正の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して進んでいる(再生信号のピークよりも前をサンプリングしている状態)と判断する。
【0037】
次に、図3を用いて位相調整器4について詳細に説明する。位相調整器4は、位相判定回路10、位相量検出回路11、及びクロック選択器12を備えている。位相調整器4には、上記位相差検出器5の比較器9から比較結果信号A1・B1が入力されると共に、位相差検出器5の減算器8からは減算結果信号S4が入力され、クロック生成器3からは基準クロック信号CK1が入力される。このうち、比較結果信号A1・B1は、位相判定回路10及び位相量検出回路11とに入力され、減算結果信号S4は位相量検出回路11に、基準クロック信号CK1はクロック選択器12に入力される。
【0038】
位相判定回路10は、入力された比較結果信号A1・B1を用いて、比較結果信号A1・B1が共に“H”または共に“L”のときに、位相を判定する期間を表す判定期間信号S5として、位相量検出回路11に“H”を出力する。
【0039】
位相量検出回路11は、位相判定回路10からの判定期間信号S5が“H”の期間、位相差検出器5からの減算結果信号S4と、比較結果信号A1・B1とを用いて、A/D変換器2でデジタル信号のサンプリングに用いられた変換用クロック信号CK2の位相の進み/遅れを判定し、その判定結果を位相判定信号S6として出力する。
【0040】
【表1】
【0041】
表1に、位相の進み/遅れの判定に用いる各信号(減算結果信号S4、比較結果信号A1・B1、及び判定期間信号S5)と、判定結果である位相判定信号S6との関係を示す。減算結果信号S4が正の値であり、比較結果信号A1・B1が共に”H“であれば、位相は遅れているので位相判定信号S6は”L“となる。減算結果信号S4が負の値であり、比較結果信号A1・B1が共に”H“であれば、位相は進んでいるので位相判定信号S6は”H“となる。減算結果信号S4が正の値であり、比較結果信号A1・B1が共に”L“であれば、位相は進んでいるので位相判定信号S6は”H“となる。減算結果信号S4が負の値であり、比較結果信号A1・B1が共に”L“であれば、位相は遅れているので位相判定信号S6は”L“となる。
【0042】
一方、位相量検出回路11は、位相差検出器5の減算器8から入力される減算結果信号S4の絶対値を生成して位相差量を検出し、該位相差量を位相差量信号7としてクロック選択器12に出力する。
【0043】
クロック選択器12は、位相量検出回路11よりそれぞれ入力された変換用クロック信号の位相の進み/遅れを表す位相判定信号S6及び変換用クロック信号の位相差量を表す位相差量信号S7と、クロック生成器3より入力された基準クロック信号CK1とを基に、基準クロック信号CK1の位相を調整し、位相調整したものをA/D変換器2に変換用クロック信号CK2として出力する。
【0044】
図4〜図6に、上記した各信号(CK1,CK2,A/D変換出力(AD出力),A1,B1,S1〜S7)のタイミングチャートを示す。図4が、A/D変換器2に入力されるPR等化された再生信号とクロック生成器3で生成された基準クロック信号CK1の位相が合っている場合である。これに対し、図5が、PR等化された上記再生信号の振幅が小さく、該再生信号の位相よりも基準クロック信号CK1の位相が遅れている場合であり、図6が反対に、PR等化された上記再生信号の振幅が大きく、該再生信号の位相よりも基準クロック信号CK1の位相が進んでいる場合である。
【0045】
図4のように、再生信号と基準クロック信号CK1の位相と合っている場合は、閾値Aを越えてピークであると認識されたポイントP2の前後のポイントP1・P3でサンプリングしたAD出力は等しく、減算結果信号S4及び該減算結果信号S4の絶対値を示す位相差量信号7は共にゼロであり、基準クロック信号CK1の位相が変換用クロック信号CK2の位相となる。
【0046】
これに対し、図5のように、再生信号より基準クロック信号CK1の位相が遅れている場合は、閾値Aを越えてピークであると認識されたポイントP2の1つ前のポイントP1でサンプリングしたAD出力より、ポイントP2の1つ後のポイントP3でサンプリングしたAD出力の方が小さくなるので、減算結果信号S4はE0となり、その絶対値である位相差量信号7は値をもつ。基準クロック信号CK1の位相を進めて変換用クロック信号CK2とし、これにより、再生信号のピークを正確にサンプリングすることができる。
【0047】
反対に、図6のように、再生信号よりクロック信号CK1の位相が進んでいる場合は、閾値Aを越えてピークであると認識されたポイントP2の1つ前のポイントP1でサンプリングしたAD出力より、ポイントP2の1つ後のポイントP3でサンプリングしたAD出力の方が大きくなるので、減算結果信号S4は値を持ち、その絶対値である位相差量信号7も値をもつ。基準クロック信号CK1の位相を遅らせて変換用クロック信号CK2とし、これにより、再生信号のピークを正確にサンプリングすることができる。
【0048】
なお、図4〜図6では、基準クロック信号CK1でPR等化された再生信号をサンプリングし、その場合の位相ずれを検出して基準クロック信号CK1の位相を調整して変換用クロック信号CK2とする場合を示したが、基準クロック信号CK1でサンプリングされるのは、サンプリング開始時のみであり、開始時以降は、変換用クロック信号CK2でサンプリングされ、この変換用クロック信号CK2が常に正確なサンプリングが可能となるように調整されることとなる。
【0049】
図7に、上記クロック選択器12の一構成例を示す。図7に示すクロック選択器12aは、9個のDelay回路13a〜13iと、クロックセレクタ14と、セレクト信号生成器15とを備えている。各Delay回路13a〜13iは、クロック生成器3で生成された基準クロック信号CK1の位相を、基準クロック信号CK1の1周期の1/10ずつ遅延させるもので、Delay回路13a〜13hの各出力は、クロックセレクタ14と次段のDelay回路13へと出力される。図8のタイミングチャートに、基準クロック信号CK1とDelay回路13a〜13iの各出力の位相関係を示す。
【0050】
セレクト信号生成器15は、位相量検出回路11より出力された位相差量信号S7と、変換用クロック信号CK2の位相の進み/遅れを判定した結果を表す位相判定信号S6とを用いて、現在のA/D変換器2の変換用クロック信号CK2との差に応じた遅延差を持つクロック信号を、図9に示すクロックセレクト条件表に基づいて選択する。クロックセレクタ14は、該選択に基づいて、位相が1/10ずつ異なるクロック信号(Delay回路13a〜13iからの各出力)のなかの1つを、変換用クロック信号CK2として出力する。基本的には、位相判定信号S6で変換用クロック信号CK2の進み/遅れを判定し、位相差量信号S7との組合せで、選択するクロック信号を決定する。個々のクロック信号の位相差は各Delay回路13によるDelay量によりきまる。
【0051】
上記位相調整器4では、クロック選択器12における各Delay回路13のDelay量と、位相判定信号S6及び位相差量信号S7との組合せを変えることにより、位相調整量を変更することができる。たとえばDelay量を大きくすることにより位相調整量がおおきくなり、一度に変更できる位相量が大きくなり、信号に対する応答が速くなる。また、Delay量を小さくすれば一度に変更できる位相量は小さくなり信号に対する応答は遅くなるが、安定性は向上する。
【0052】
図10に、別のクロック選択器12bを示す。クロック選択器12bの場合、9個のDelay回路13a〜13iのうち、クロック信号CK1が入力される1段目のDelay回路13aが、基準クロック信号CK1の位相を基準クロック信号CK1の1周期の6/20遅延させ、2段目以降のDelay回路13b〜13iが、クロック生成器3で生成された基準クロックCK1の位相を基準クロック信号CK1の1周期の1/20ずつ遅延させる。Delay回路13a〜13hの各出力は、クロックセレクタ14と次段のDelay回路13へと出力される。図11のタイミングチャートに、基準クロック信号CK1とDelay回路13a〜13iの各出力の位相関係を示す。
【0053】
図12に、別の構成のクロック選択器12cを示す。クロック選択器12cの場合、9個のDelay回路13a〜13iのうち、1段目のDelay回路13aが、クロック信号CK1の位相を基準クロック信号CK1の1周期の2/20遅延させ、2、3、8、9段目の各Delay回路13b・13c・13h・13iが基準クロック信号CK1の1周期の3/20遅延させ、4〜7段目のDelay回路13d〜13gが、基準クロック信号CK1の1周期の1/20ずつ遅延させる。Delay回路13a〜13hの各出力は、クロックセレクタ14と次段のDelay回路13へと出力される。図13のタイミングチャートに、クロック信号CK1とDelay回路13a〜13iの各出力の位相関係を示す。なお、ここでは9個のDelay回路13a〜13iを用いたが、Delay回路13の個数は、調整の精度に応じて定めればよい。
【0054】
このように、本実施の形態のデジタル信号再生装置によれば、位相差検出器5が、A/D変換器2でサンプリング時に用いた変換用クロック信号CK2とPR等化された再生信号との位相差を、A/D変換器2でサンプリングしたデジタル信号を用い、該信号値におけるPR等化された再生信号のピーク対応部をサンプリングした信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、該検出した位相差量を用いて位相調整器4が基準クロック信号の位相を調整して変換用クロック信号CK2とし、A/D変換器2へと与える。
【0055】
したがって、振幅検出方法における位相ズレ及びノイズの影響で、たとえA/D変換器2のサンプリングポイントがずれても、A/D変換器2では常に良好なサンプリングポイントでPR等化された再生信号を取得してデジタル化することができる。
【0056】
しかも、上記特許文献1の構成では、位相誤差(位相差)を検出してクロック信号の位相を調整するにあたって、A/D変換したデータをアナログ信号に変換するようになっているので、D/A変換器が必要となり、また、クロック信号の位相調整において鋸歯状波生成回路が必要となっていた。これに対し、本発明の構成では、ここで実施の一形態として述べたように、D/A変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタルデータを扱うデジタル回路にて構成できるので、システム構成の簡素化を図ることが可能となる。
【産業上の利用可能性】
【0057】
デジタル・ビデオ信号記録再生装置(デジタルVTR装置)等のデジタル・ビデオ信号の再生復号に適用でき、その他、データ伝送系、データ通信系などにおけるデジタル信号の復号等にも広く適用できる。
【図面の簡単な説明】
【0058】
【図1】本発明に係る実施の一形態を示すものであり、デジタル信号再生装置の要部構成を示すブロック図である。
【図2】図1のデジタル信号再生装置に搭載された位相差検出器の要部構成を示すブロック図である。
【図3】図1のデジタル信号再生装置に搭載された位相調整器の要部構成を示すブロック図である。
【図4】図1のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、A/D変換器に入力されるPR等化された再生信号とクロック生成器で生成された基準クロック信号の位相が合っている場合のタイミングチャートである。
【図5】図1のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、A/D変換器に入力されるPR等化された再生信号よりクロック生成器で生成された基準クロック信号の位相が遅れている場合のタイミングチャートである。
【図6】図1のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、A/D変換器に入力されるPR等化された再生信号よりクロック生成器で生成された基準クロック信号の位相が進んでいる場合のタイミングチャートである。
【図7】図3の位相調整器に搭載可能なクロック選択器の要部構成を示すブロック図である。
【図8】図7のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図9】図7のクロック選択器のセレクト信号生成器15で用いられるクロックセレクト条件表を示す説明図である。
【図10】図3の位相調整器に搭載可能な別のクロック選択器の要部構成を示すブロック図である。
【図11】図10のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図12】図3の位相調整器に搭載可能なさらに別のクロック選択器の要部構成を示すブロック図である。
【図13】図12のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図14】従来のデジタル信号識別回路の要部構成を示すブロック図である。
【符号の説明】
【0059】
1 パーシャルレスポンス等化手段(パーシャルレスポンス等化器)
2 A/D変換器(A/D変換手段)
3 クロック生成器(クロック生成手段)
4 位相調整器(位相調整手段)
5 位相差検出器(位相差検出手段)
6 2値識別器(2値識別手段)
【技術分野】
【0001】
本発明は、記録媒体等から取得した記録データの再生信号を用いてクロック信号を生成し、該クロック信号を用いて再生信号をデジタル化するデジタル信号再生装置に関し、より詳細には、上記再生信号をパーシャルレスポンス等化(微分等化)し、パーシャルレスポンス等化した信号を、A/D変換器を用いてデジタル化するデジタル信号再生装置に関するものである。
【背景技術】
【0002】
デジタル信号再生装置においては、従来から、ビデオ・テープや光ディスクなどの記録媒体から得られた記録データの再生信号を用いてクロック信号を生成し、該クロック信号を用いて上記再生信号を2値識別することが行われている。クロック信号を用いて再生信号を2値識別する方法としては、種々提案されているが、何れの識別方法においても、記録媒体から読み出した2値識別対象の再生信号を、パーシャルレスポンスの手法を用いて、符号間干渉が存在しないか、或いは符号間干渉が予め知れているように波形等化し、該波形等化した信号から2値識別を行い、デジタル信号を復調するようになっている。
【0003】
このような識別方法の代表的な方法としては、ナイキスト等化を行う積分検出方法と、微分系の等化基準を用いる振幅検出方法(微分法)が知られている。このうち、積分検出方法による2値識別は、低域成分(直流成分:DC成分)を多く必要とする。そのため、ビデオ再生信号のDC成分の再生ができないといった不利益がある。また、アジマス効果のない低域のクロストークが多いといった不利益もある。これに対し、振幅検出方法は、積分検出方法におけるような直流成分を必要とせず、低域成分をあまり必要とせず、上述した積分検出方式の不利益を克服できるといた利点がある。
【0004】
ところが、振幅検出方式においては、その信号の性質から3値検出を行うようになる。具体的には、再生信号の振幅を検出するため、2値検出より複雑な3値の識別(1,0、−1)を行う必要がある。3値識別は、再生信号のDC変動に対して強いといった利点がある反面、識別回路の構成自体が複雑になるといった欠点がある。しかも、振幅検出方式における3値識別がDC変動に強いのは、再生信号のアイパターンが十分に開いている場合に限られ、アイパターンが充分に開いてない場合はDC変動に弱く不安定になる。アイパターンが充分に開いてない場合にもDC変動に強くするには、A/D変換回路におけるサンプリングポイントが重要になる。
【0005】
A/D変換回路で信号を取り込む際に使用するA/D変換回路のクロック信号は、入力される微分波形のピークをサンプリングできるような位相関係のクロックであることが必要である。そのため、一般的には入力波形にPLLをかけてクロック信号を生成する方法がとられるが、必ずしもピークをサンプリングする位相関係にはならない。
【0006】
特許文献1には、A/D変換したデジタル信号を基に、クロック生成手段から生成されたクロック信号の位相を調整し、調整したものをサンプリングクロックとしてA/D変換回路に与える構成のデジタル信号識別回路が開示されている。
【0007】
図14に、上記特許文献1に記載されたデジタル信号識別回路の構成を示す。再生信号は、積分等化器51でナイキスト等化された後、パーシャルレスポンス等化器55でさらにパーシャルレスポンス等化(以下、PR等化)されてからA/D変換器58に送られる。A/D変換器58では、PR等化された再生信号をA/D変換してA/D変換データSS8とし、これを2値識別回路60が2値識別してデジタル化する。ここで、A/D変換器58は、サンプリングクロックとして、位相変調されたクロック信号SS27を用いる。クロック信号SS27は、次のようにして得られる。ナイキスト化された再生信号をコンパレータ52が2値識別した比較結果信号SS2を用いて、クロック発生器53がPLL方式でクロック信号SS3を発生する。位相誤差検出器59では、加算イネーブル信号発生器56からのイネーブル信号がハイレベルのとき、A/D変換器58からのA/D変換データSS8を積分して、クロック発生器53にて生成された上記クロック信号SS3とサンプリングクロック信号との位相誤差を算出する。位相調整器57は、位相誤差検出器59の算出した位相誤差に応じて、該クロック信号SS3の位相を調整し、位相調整したクロック信号SS27を、A/D変換器58へと供給する。
【0008】
このような構成とすることで、たとえアイパターンが充分に開いてない場合でも、DC変動に強くなり、A/D変換器58では、正確なサンプリングクロックでA/D変換して正確な復号が可能となる。
【特許文献1】特開平11−4264号公報(平成11年1月6日公開)
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、上記特許文献1の構成では、位相誤差(位相差)を検出し、クロック信号の位相を調整するにあたって、A/D変換器58でA/D変換したデータを、位相誤検出器59にてアナログ信号に変換するようになっているので、必然的にシステム構成が複雑化してしまうといった問題がある。
【0010】
つまり、位相誤差検出器59は、加算イネーブル信号発生器56からのイネーブル信号がハイレベルのときに、A/D変換器58からのA/D変換データSS8を積分して、クロック発生器53にて生成された上記クロック信号SS3とサンプリングクロック信号との位相誤差を算出するようになっているため、位相誤差検出器59にはD/A変換器が必要となる。しかも、位相誤差検出器59で算出された位相誤差に応じて、クロック信号SS3の位相を調整する位相変調器57では、クロック信号SS3から鋸歯状波を生成する鋸歯状波生成回路が必要となり、これによってもシステム構成が複雑化する。上述したように、積分検出方式に比して振幅検出方式は、3値識別であるために識別回路の構成自体が複雑になるといった欠点があるため、このようなさらなる回路構成の複雑化は容認できない。
【0011】
本発明は、上記課題に鑑み成されたものであって、その目的は、正確なサンプリングクロックでA/D変換して正確な復号が可能な、振幅検出方法を用いた微分系のデジタル信号再生装置を、全てデジタル回路にて構成してシステム構成の簡素化を図ることにある。
【課題を解決するための手段】
【0012】
本発明のデジタル信号再生装置は、上記課題を解決するために、再生信号から基準クロック信号を生成するクロック生成手段と、再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するA/D変換手段と、該A/D変換手段でデジタル化された信号を2値識別する2値識別手段と、上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段とを備えたことを特徴としている。
【0013】
これによれば、位相差検出手段が、A/D変換手段でサンプリング時に用いたサンプリングクロック信号とパーシャルレスポンス等化された信号との位相差を、A/D変換手段でサンプリングしたデジタル信号を用い、該信号値におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングした信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、該検出した位相差量を用いて位相調整手段が基準クロック信号の位相を調整してサンプリングクロック信号の位相を調整する。したがって、振幅検出方法における位相ズレ及びノイズの影響で、たとえA/D変換手段のサンプリングポイントがずれても、A/D変換手段では常に良好なサンプリングポイントでデジタル化することができる。
【0014】
しかも、上記特許文献1の構成では、位相誤差(位相差)を検出してクロック信号の位相を調整するにあたって、A/D変換したデータをアナログ信号に変換するようになっているので、D/A変換器が必要で、また、クロック信号の位相調整において鋸歯状波生成回路が必要となっていたが、本発明の構成では、パーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、これを用いて位相調整手段が基準クロック信号の位相を調整してサンプリングクロック信号の位相を調整するので、D/A変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタル回路にて構成でき、システム構成の簡素化を図ることが可能となる。
【0015】
本発明のデジタル信号再生装置においては、さらに、上記クロック生成手段が、再生信号を所定の基準レベルで比較し、再生信号が該基準レベルを超えていれば第1レベルを出力する比較器と、該比較器の比較結果を基に位相同期方式でクロック信号を生成するクロック発振回路とを有し、該クロック発振回路で生成されたクロック信号が基準クロック信号となることを特徴とすることもできる。
【0016】
また、本発明のデジタル信号再生装置においては、上記パーシャルレスポンス等化手段が、PR(1,−1)のパーシャルレスポンス等化を行うことを特徴とすることもできる。この場合、PR(1,−1)のパーシャルレスポンス等化を行うことで、再生信号のDC成分の変動を取ることができ、2値化するときの判別レベルを容易に決定(DCレベル)とすることができる。また、再生される信号のパターンも固定される。したがって、信号レベルから信号波形を推測することが容易にでき、再生信号の変化点の検出を非常に簡単に行うことができる。
【0017】
また、本発明のデジタル信号再生装置においては、さらに、上記位相差検出手段が、入力信号を上記基準クロック信号の1周期分ずつ遅延させて後段へと順次出力し、初段に上記A/D変換手段にてデジタル化された信号が入力される縦続接続された3段の遅延回路と、上記初段の遅延回路の出力と上記3段目の遅延回路の出力とが入力され、両出力の差を出力する減算器と、上記2段目の遅延回路の出力と閾値とを比較し、上記パーシャルレスポンス等化された信号のピーク対応部のサンプリング期間を示す信号を出力する比較器とを備えていることを特徴とすることもできる。
【0018】
このような構成とすることで、上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段を容易に実現することができる。
【0019】
また、この場合、上記位相調整手段としては、上記位相差検出手段における比較器からの出力を用いて位相を判定する期間を表す信号を出力する位相判定回路と、該位相判定回路からの出力に応じて位相を判定する期間、上記位相差検出手段における上記減算器及び上記比較器の各出力から上記A/D変換手段にて用いるサンプリングクロック信号の位相の進み/遅れを判定すると共に、上記減算器の出力から位相差量を検出する位相量検出回路と、該位相量検出回路による位相の進み/遅れの判定結果と位相差量とを用いて、上記クロック生成手段にて生成された基準クロック信号の位相を調整してサンプリングクロック信号を出力するクロック選択回路とから構成することができる。
【0020】
このような構成とすることで、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段を容易に実現することができる。
【発明の効果】
【0021】
本発明のデジタル信号再生装置は、以上のように、再生信号から基準クロック信号を生成するクロック生成手段と、再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するA/D変換手段と、該A/D変換手段でデジタル化された信号を2値識別する2値識別手段と、上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段とを備えた構成である。
【0022】
これにより、振幅検出方法における位相ズレ及びノイズの影響で、たとえA/D変換手段のサンプリングポイントがずれても、A/D変換手段では常に良好なサンプリングポイントでデジタル化することができる。しかも、D/A変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタル回路にて構成でき、システム構成の簡素化を図ることが可能となる。
【発明を実施するための最良の形態】
【0023】
本発明の実施の一形態について、図1ないし図13に基づいて説明すると以下の通りである。本実施の形態のデジタル信号再生装置20は、図1に示すように、パーシャルレスポンス等化器(PR等化器)1、A/D変換器2、クロック発生器3、位相調整器4、位相差検出器5、及び2値識別器6を備えている。
【0024】
デジタル信号識別装置20に入力された記録媒体より再生された再生信号は、まず、PR等化器1に入力される。PR等化器1は、入力された再生信号に対してパーシャルレスポンス等化(パーシャルレスポンス等化手段:以下、パーシャルレスポンス等化をPR等化と称する)を行うもので、例えば、PR(1,−1)等化を行う。PR(1 ,−1)とは、データ1の孤立波形が入力された場合に、その応答が次のビットに−1の符号間干渉を与えることを示す。したがって、PR等化器1からの出力信号は3値となる。PR等化器1からの出力信号は、A/D変換器2とクロック生成器3とに出力される。
【0025】
A/D変換器(A/D変換手段)2は、PR等化器1より入力されたPR等化された再生信号を、後述する位相調整器4より入力される変換用クロック信号CK2に基づきA/D変換してデジタル化する。デジタル信号は、次段の2値化識別器6と位相差検出器5とに出力される。
【0026】
2値化識別器(2値識別手段)6は、A/D変換器2より入力されたデジタル信号を、PR等化の原理に沿って2値化し、2値信号として出力する。
【0027】
クロック生成器(クロック生成手段)3は、再生信号より基準クロック信号CK1を抽出(作成)するものである。ここでは、PR等化器1より入力されたPR等化された再生信号を、2つの閾値を用いて2値化し、2値化した信号を基に位相同期のPLLを構成して基準クロック信号CK1を抽出(作成)する。作成された基準クロック信号CK1は、位相調整器4に出力される。
【0028】
位相差検出器(位相差検出手段)5は、A/D変換器2より入力されたデジタル信号をもとに、A/D変換の際に用いている上記変換用クロック信号(サンプリングクロック信号)CK2と、PR等化された再生信号との位相関係を計算し位相調整量を位相調整器4に出力する。詳細については、図2を用いて後述するが、位相差検出器5は、PR等化された再生信号と上記変換用クロック信号CK2との位相差を、A/D変換器2によってデジタル化されたデジタル信号を用い、該信号におけるPR等化された再生信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する。
【0029】
位相調整器(位相調整手段)4は、上記位相差検出器5によって求められた位相調整量に基づいて、クロック生成器3で生成された基準クロック信号CK1の位相を調整して変換用クロック信号CK2としてA/D変換器2に供給する。詳細については、図3を用いて後述する。
【0030】
まず、図2を用いて上記位相差検出器5について詳細に説明する。位相差検出器5は、3段のDelay回路(遅延回路)7a・7b・7c、減算器(減算器)8、及び比較器(比較器)9を備えている。
【0031】
3段のDelay回路7a・7b・7cは何れも、遅延させる対象の入力信号を、1T(基準クロック信号の1周期分)遅延させるものである。前述のA/D変換器2より出力されたデジタル信号は、まず、初段のDelay回路7aに入力され、ここで1T遅延されて遅延デジタル信号S1となる。遅延デジタル信号S1は、2段目のDelay回路7bへ出力されると共に、上記減算器8にも出力される。2段目のDelay回路7bでは、さらに1T遅延させ、トータル2T遅延された遅延デジタル信号S2は、3段目のDelay回路7cへ出力されると共に、上記比較器9に出力される。3段目のDelay回路7cでは、さらに1T遅延させ、トータル3T遅延された遅延デジタル信号S3を減算器8に与える。
【0032】
減算器8は、遅延デジタル信号S1と遅延デジタル信号S3とを入力信号とし、これら遅延デジタル信号S1・S3を減算した結果を減算結果信号S4として出力する。本実施の形態では、遅延デジタル信号S1−遅延デジタル信号S3の値を減算結果信号S4として出力する。減算器8から出力される減算結果信号S4の正/負と、後述する比較器9から出力される比較結果信号A1・B1に示されるピークの向きによって、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して進んでいるか遅れているかを検出することができる。
【0033】
一方、比較器9は、遅延デジタル信号S2を入力信号とし、該遅延デジタル信号S2を予め設定されている閾値と比較し、比較結果を比較結果信号として出力する。比較結果信号の信号レベルは、遅延デジタル信号S2が閾値よりも大きければ“H”、小さければ“L”となる。比較器9には、予め設定されている2種類の閾値Aと閾値Bとが与えられており、閾値Aとの比較結果を比較結果信号A1として、閾値Bとの比較結果を比較結果信号B1として出力する。
【0034】
ここで、閾値A,Bは、入力信号、つまり遅延デジタル信号S2の正・負のレベルを判定するためのもので、比較結果信号A1の信号レベルは、遅延デジタル信号S2が閾値Aよりも大きければ“H”、小さければ“L”となる。同様に比較結果信号B1の信号レベルも、遅延デジタル信号S2が閾値Bよりも大きければ“H”、小さければ“L”となる。比較器9から出力される比較結果信号A1・B1より、遅延デジタル信号S2のピーク(変曲点)の有無、及びピークの向きを検出することができる。
【0035】
このような構成により、位相差検出器は、閾値Aを越えた(比較結果信号A1・B1が共に“H”)信号値、或いは閾値Bを越えた(比較結果信号A1・B1が共に“L”)信号値と、その直前と直後の両信号値の差とから、PR等化された再生信号に対して変換用クロック信号CK2の位相が進んでいるのか遅れているのかを検出する。
【0036】
例えば、位相差検出器5は、比較結果信号A1・B1が共に“H”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が正の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して遅れている(再生信号のピークよりも後をサンプリングしている状態)と判断する。また、位相差検出器5は、比較結果信号A1・B1が共に“H”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が負の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して進んでいる(再生信号のピークよりも前をサンプリングしている状態)と判断する。同様に、位相差検出器5は、比較結果信号A1・B1が共に“L”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が負の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して遅れている(再生信号のピークよりも後をサンプリングしている状態)と判断する。また、位相差検出器5は、比較結果信号A1・B1が共に“L”であり、遅延デジタル信号S1−遅延デジタル信号S3の減算結果信号S4が正の場合、変換用クロック信号CK2の位相がPR等化された再生信号の位相に対して進んでいる(再生信号のピークよりも前をサンプリングしている状態)と判断する。
【0037】
次に、図3を用いて位相調整器4について詳細に説明する。位相調整器4は、位相判定回路10、位相量検出回路11、及びクロック選択器12を備えている。位相調整器4には、上記位相差検出器5の比較器9から比較結果信号A1・B1が入力されると共に、位相差検出器5の減算器8からは減算結果信号S4が入力され、クロック生成器3からは基準クロック信号CK1が入力される。このうち、比較結果信号A1・B1は、位相判定回路10及び位相量検出回路11とに入力され、減算結果信号S4は位相量検出回路11に、基準クロック信号CK1はクロック選択器12に入力される。
【0038】
位相判定回路10は、入力された比較結果信号A1・B1を用いて、比較結果信号A1・B1が共に“H”または共に“L”のときに、位相を判定する期間を表す判定期間信号S5として、位相量検出回路11に“H”を出力する。
【0039】
位相量検出回路11は、位相判定回路10からの判定期間信号S5が“H”の期間、位相差検出器5からの減算結果信号S4と、比較結果信号A1・B1とを用いて、A/D変換器2でデジタル信号のサンプリングに用いられた変換用クロック信号CK2の位相の進み/遅れを判定し、その判定結果を位相判定信号S6として出力する。
【0040】
【表1】
【0041】
表1に、位相の進み/遅れの判定に用いる各信号(減算結果信号S4、比較結果信号A1・B1、及び判定期間信号S5)と、判定結果である位相判定信号S6との関係を示す。減算結果信号S4が正の値であり、比較結果信号A1・B1が共に”H“であれば、位相は遅れているので位相判定信号S6は”L“となる。減算結果信号S4が負の値であり、比較結果信号A1・B1が共に”H“であれば、位相は進んでいるので位相判定信号S6は”H“となる。減算結果信号S4が正の値であり、比較結果信号A1・B1が共に”L“であれば、位相は進んでいるので位相判定信号S6は”H“となる。減算結果信号S4が負の値であり、比較結果信号A1・B1が共に”L“であれば、位相は遅れているので位相判定信号S6は”L“となる。
【0042】
一方、位相量検出回路11は、位相差検出器5の減算器8から入力される減算結果信号S4の絶対値を生成して位相差量を検出し、該位相差量を位相差量信号7としてクロック選択器12に出力する。
【0043】
クロック選択器12は、位相量検出回路11よりそれぞれ入力された変換用クロック信号の位相の進み/遅れを表す位相判定信号S6及び変換用クロック信号の位相差量を表す位相差量信号S7と、クロック生成器3より入力された基準クロック信号CK1とを基に、基準クロック信号CK1の位相を調整し、位相調整したものをA/D変換器2に変換用クロック信号CK2として出力する。
【0044】
図4〜図6に、上記した各信号(CK1,CK2,A/D変換出力(AD出力),A1,B1,S1〜S7)のタイミングチャートを示す。図4が、A/D変換器2に入力されるPR等化された再生信号とクロック生成器3で生成された基準クロック信号CK1の位相が合っている場合である。これに対し、図5が、PR等化された上記再生信号の振幅が小さく、該再生信号の位相よりも基準クロック信号CK1の位相が遅れている場合であり、図6が反対に、PR等化された上記再生信号の振幅が大きく、該再生信号の位相よりも基準クロック信号CK1の位相が進んでいる場合である。
【0045】
図4のように、再生信号と基準クロック信号CK1の位相と合っている場合は、閾値Aを越えてピークであると認識されたポイントP2の前後のポイントP1・P3でサンプリングしたAD出力は等しく、減算結果信号S4及び該減算結果信号S4の絶対値を示す位相差量信号7は共にゼロであり、基準クロック信号CK1の位相が変換用クロック信号CK2の位相となる。
【0046】
これに対し、図5のように、再生信号より基準クロック信号CK1の位相が遅れている場合は、閾値Aを越えてピークであると認識されたポイントP2の1つ前のポイントP1でサンプリングしたAD出力より、ポイントP2の1つ後のポイントP3でサンプリングしたAD出力の方が小さくなるので、減算結果信号S4はE0となり、その絶対値である位相差量信号7は値をもつ。基準クロック信号CK1の位相を進めて変換用クロック信号CK2とし、これにより、再生信号のピークを正確にサンプリングすることができる。
【0047】
反対に、図6のように、再生信号よりクロック信号CK1の位相が進んでいる場合は、閾値Aを越えてピークであると認識されたポイントP2の1つ前のポイントP1でサンプリングしたAD出力より、ポイントP2の1つ後のポイントP3でサンプリングしたAD出力の方が大きくなるので、減算結果信号S4は値を持ち、その絶対値である位相差量信号7も値をもつ。基準クロック信号CK1の位相を遅らせて変換用クロック信号CK2とし、これにより、再生信号のピークを正確にサンプリングすることができる。
【0048】
なお、図4〜図6では、基準クロック信号CK1でPR等化された再生信号をサンプリングし、その場合の位相ずれを検出して基準クロック信号CK1の位相を調整して変換用クロック信号CK2とする場合を示したが、基準クロック信号CK1でサンプリングされるのは、サンプリング開始時のみであり、開始時以降は、変換用クロック信号CK2でサンプリングされ、この変換用クロック信号CK2が常に正確なサンプリングが可能となるように調整されることとなる。
【0049】
図7に、上記クロック選択器12の一構成例を示す。図7に示すクロック選択器12aは、9個のDelay回路13a〜13iと、クロックセレクタ14と、セレクト信号生成器15とを備えている。各Delay回路13a〜13iは、クロック生成器3で生成された基準クロック信号CK1の位相を、基準クロック信号CK1の1周期の1/10ずつ遅延させるもので、Delay回路13a〜13hの各出力は、クロックセレクタ14と次段のDelay回路13へと出力される。図8のタイミングチャートに、基準クロック信号CK1とDelay回路13a〜13iの各出力の位相関係を示す。
【0050】
セレクト信号生成器15は、位相量検出回路11より出力された位相差量信号S7と、変換用クロック信号CK2の位相の進み/遅れを判定した結果を表す位相判定信号S6とを用いて、現在のA/D変換器2の変換用クロック信号CK2との差に応じた遅延差を持つクロック信号を、図9に示すクロックセレクト条件表に基づいて選択する。クロックセレクタ14は、該選択に基づいて、位相が1/10ずつ異なるクロック信号(Delay回路13a〜13iからの各出力)のなかの1つを、変換用クロック信号CK2として出力する。基本的には、位相判定信号S6で変換用クロック信号CK2の進み/遅れを判定し、位相差量信号S7との組合せで、選択するクロック信号を決定する。個々のクロック信号の位相差は各Delay回路13によるDelay量によりきまる。
【0051】
上記位相調整器4では、クロック選択器12における各Delay回路13のDelay量と、位相判定信号S6及び位相差量信号S7との組合せを変えることにより、位相調整量を変更することができる。たとえばDelay量を大きくすることにより位相調整量がおおきくなり、一度に変更できる位相量が大きくなり、信号に対する応答が速くなる。また、Delay量を小さくすれば一度に変更できる位相量は小さくなり信号に対する応答は遅くなるが、安定性は向上する。
【0052】
図10に、別のクロック選択器12bを示す。クロック選択器12bの場合、9個のDelay回路13a〜13iのうち、クロック信号CK1が入力される1段目のDelay回路13aが、基準クロック信号CK1の位相を基準クロック信号CK1の1周期の6/20遅延させ、2段目以降のDelay回路13b〜13iが、クロック生成器3で生成された基準クロックCK1の位相を基準クロック信号CK1の1周期の1/20ずつ遅延させる。Delay回路13a〜13hの各出力は、クロックセレクタ14と次段のDelay回路13へと出力される。図11のタイミングチャートに、基準クロック信号CK1とDelay回路13a〜13iの各出力の位相関係を示す。
【0053】
図12に、別の構成のクロック選択器12cを示す。クロック選択器12cの場合、9個のDelay回路13a〜13iのうち、1段目のDelay回路13aが、クロック信号CK1の位相を基準クロック信号CK1の1周期の2/20遅延させ、2、3、8、9段目の各Delay回路13b・13c・13h・13iが基準クロック信号CK1の1周期の3/20遅延させ、4〜7段目のDelay回路13d〜13gが、基準クロック信号CK1の1周期の1/20ずつ遅延させる。Delay回路13a〜13hの各出力は、クロックセレクタ14と次段のDelay回路13へと出力される。図13のタイミングチャートに、クロック信号CK1とDelay回路13a〜13iの各出力の位相関係を示す。なお、ここでは9個のDelay回路13a〜13iを用いたが、Delay回路13の個数は、調整の精度に応じて定めればよい。
【0054】
このように、本実施の形態のデジタル信号再生装置によれば、位相差検出器5が、A/D変換器2でサンプリング時に用いた変換用クロック信号CK2とPR等化された再生信号との位相差を、A/D変換器2でサンプリングしたデジタル信号を用い、該信号値におけるPR等化された再生信号のピーク対応部をサンプリングした信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、該検出した位相差量を用いて位相調整器4が基準クロック信号の位相を調整して変換用クロック信号CK2とし、A/D変換器2へと与える。
【0055】
したがって、振幅検出方法における位相ズレ及びノイズの影響で、たとえA/D変換器2のサンプリングポイントがずれても、A/D変換器2では常に良好なサンプリングポイントでPR等化された再生信号を取得してデジタル化することができる。
【0056】
しかも、上記特許文献1の構成では、位相誤差(位相差)を検出してクロック信号の位相を調整するにあたって、A/D変換したデータをアナログ信号に変換するようになっているので、D/A変換器が必要となり、また、クロック信号の位相調整において鋸歯状波生成回路が必要となっていた。これに対し、本発明の構成では、ここで実施の一形態として述べたように、D/A変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタルデータを扱うデジタル回路にて構成できるので、システム構成の簡素化を図ることが可能となる。
【産業上の利用可能性】
【0057】
デジタル・ビデオ信号記録再生装置(デジタルVTR装置)等のデジタル・ビデオ信号の再生復号に適用でき、その他、データ伝送系、データ通信系などにおけるデジタル信号の復号等にも広く適用できる。
【図面の簡単な説明】
【0058】
【図1】本発明に係る実施の一形態を示すものであり、デジタル信号再生装置の要部構成を示すブロック図である。
【図2】図1のデジタル信号再生装置に搭載された位相差検出器の要部構成を示すブロック図である。
【図3】図1のデジタル信号再生装置に搭載された位相調整器の要部構成を示すブロック図である。
【図4】図1のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、A/D変換器に入力されるPR等化された再生信号とクロック生成器で生成された基準クロック信号の位相が合っている場合のタイミングチャートである。
【図5】図1のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、A/D変換器に入力されるPR等化された再生信号よりクロック生成器で生成された基準クロック信号の位相が遅れている場合のタイミングチャートである。
【図6】図1のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、A/D変換器に入力されるPR等化された再生信号よりクロック生成器で生成された基準クロック信号の位相が進んでいる場合のタイミングチャートである。
【図7】図3の位相調整器に搭載可能なクロック選択器の要部構成を示すブロック図である。
【図8】図7のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図9】図7のクロック選択器のセレクト信号生成器15で用いられるクロックセレクト条件表を示す説明図である。
【図10】図3の位相調整器に搭載可能な別のクロック選択器の要部構成を示すブロック図である。
【図11】図10のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図12】図3の位相調整器に搭載可能なさらに別のクロック選択器の要部構成を示すブロック図である。
【図13】図12のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図14】従来のデジタル信号識別回路の要部構成を示すブロック図である。
【符号の説明】
【0059】
1 パーシャルレスポンス等化手段(パーシャルレスポンス等化器)
2 A/D変換器(A/D変換手段)
3 クロック生成器(クロック生成手段)
4 位相調整器(位相調整手段)
5 位相差検出器(位相差検出手段)
6 2値識別器(2値識別手段)
【特許請求の範囲】
【請求項1】
再生信号から基準クロック信号を生成するクロック生成手段と、
再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、
該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するA/D変換手段と、
該A/D変換手段でデジタル化された信号を2値識別する2値識別手段と、
上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、
該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段とを備えことを特徴とするデジタル信号再生装置。
【請求項2】
上記クロック生成手段が、
再生信号を所定の基準レベルで比較し、再生信号が該基準レベルを超えていれば第1レベルを出力する比較器と、
該比較器の比較結果を基に位相同期方式でクロック信号を生成するクロック発振回路とを有し、
該クロック発振回路で生成されたクロック信号が基準クロック信号となることを特徴とする請求項1に記載のデジタル信号再生装置。
【請求項3】
上記パーシャルレスポンス等化手段が、PR(1,−1)のパーシャルレスポンス等化を行うことを特徴とする請求項1に記載のデジタル信号再生装置。
【請求項4】
上記位相差検出手段が、入力信号を上記基準クロック信号の1周期分ずつ遅延させて後段へと順次出力し、初段に上記A/D変換手段にてデジタル化された信号が入力される縦続接続された3段の遅延回路と、
上記初段の遅延回路の出力と上記3段目の遅延回路の出力とが入力され、両出力の差を出力する減算器と、
上記2段目の遅延回路の出力と閾値とを比較し、上記パーシャルレスポンス等化された信号のピーク対応部のサンプリング期間を示す信号を出力する比較器とを備えていることを特徴とする請求項1に記載のデジタル信号再生装置。
【請求項5】
上記位相調整手段が、上記位相差検出手段における比較器からの出力を用いて位相を判定する期間を表す信号を出力する位相判定回路と、
該位相判定回路からの出力に応じて位相を判定する期間、上記位相差検出手段における上記減算器及び上記比較器の各出力から上記A/D変換手段にて用いるサンプリングクロック信号の位相の進み/遅れを判定すると共に、上記減算器の出力から位相差量を検出する位相量検出回路と、
該位相量検出回路による位相の進み/遅れの判定結果と位相差量とを用いて、上記クロック生成手段にて生成された基準クロック信号の位相を調整してサンプリングクロック信号を出力するクロック選択回路とを備えていることを特徴とする請求項4に記載のデジタル信号再生装置。
【請求項1】
再生信号から基準クロック信号を生成するクロック生成手段と、
再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、
該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するA/D変換手段と、
該A/D変換手段でデジタル化された信号を2値識別する2値識別手段と、
上記パーシャルレスポンス等化された信号と上記A/D変換手段で用いるサンプリングクロック信号との位相差を、上記A/D変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、
該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記A/D変換手段に供給する位相調整手段とを備えことを特徴とするデジタル信号再生装置。
【請求項2】
上記クロック生成手段が、
再生信号を所定の基準レベルで比較し、再生信号が該基準レベルを超えていれば第1レベルを出力する比較器と、
該比較器の比較結果を基に位相同期方式でクロック信号を生成するクロック発振回路とを有し、
該クロック発振回路で生成されたクロック信号が基準クロック信号となることを特徴とする請求項1に記載のデジタル信号再生装置。
【請求項3】
上記パーシャルレスポンス等化手段が、PR(1,−1)のパーシャルレスポンス等化を行うことを特徴とする請求項1に記載のデジタル信号再生装置。
【請求項4】
上記位相差検出手段が、入力信号を上記基準クロック信号の1周期分ずつ遅延させて後段へと順次出力し、初段に上記A/D変換手段にてデジタル化された信号が入力される縦続接続された3段の遅延回路と、
上記初段の遅延回路の出力と上記3段目の遅延回路の出力とが入力され、両出力の差を出力する減算器と、
上記2段目の遅延回路の出力と閾値とを比較し、上記パーシャルレスポンス等化された信号のピーク対応部のサンプリング期間を示す信号を出力する比較器とを備えていることを特徴とする請求項1に記載のデジタル信号再生装置。
【請求項5】
上記位相調整手段が、上記位相差検出手段における比較器からの出力を用いて位相を判定する期間を表す信号を出力する位相判定回路と、
該位相判定回路からの出力に応じて位相を判定する期間、上記位相差検出手段における上記減算器及び上記比較器の各出力から上記A/D変換手段にて用いるサンプリングクロック信号の位相の進み/遅れを判定すると共に、上記減算器の出力から位相差量を検出する位相量検出回路と、
該位相量検出回路による位相の進み/遅れの判定結果と位相差量とを用いて、上記クロック生成手段にて生成された基準クロック信号の位相を調整してサンプリングクロック信号を出力するクロック選択回路とを備えていることを特徴とする請求項4に記載のデジタル信号再生装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2006−66042(P2006−66042A)
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願番号】特願2004−251054(P2004−251054)
【出願日】平成16年8月30日(2004.8.30)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願日】平成16年8月30日(2004.8.30)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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