データ描画装置
【目的】線幅を変更した場合でも、高速描画が可能なグラフィックデータ描画装置を提供することである。
【構成】画像メモリ（フレームメモリ）を例えば16分割し、左上すみを指定することにより、アドレスデコーダ2-1 〜2-16が、指定された線幅に対応して連続する一群のメモリの同時アクセスを実行し、これにより、一度の描画で太い線幅に対応した描画が完了し、アクセス時間を短縮できる。
【構成】画像メモリ（フレームメモリ）を例えば16分割し、左上すみを指定することにより、アドレスデコーダ2-1 〜2-16が、指定された線幅に対応して連続する一群のメモリの同時アクセスを実行し、これにより、一度の描画で太い線幅に対応した描画が完了し、アクセス時間を短縮できる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はグラフィックデータ描画装置に関する。
【０００２】
【従来の技術】グラフィックデータ描画装置は一般に、図５に示すように、グラフィックコントローラ303 がフレームメモリ（ビットマップメモリ等）306 に直接にアクセスし、描画データ（ドットデータ）を書込むようになっている。
【０００３】
【発明が解決しようとする課題】上述のグラフィックデータ描画装置では、表示図形等の線幅を変える場合に、線を何本も描くこと（すなわち、２画素以上の線幅でドットを書込むこと）が必要となる。したがって、２倍幅なら２倍の、４倍幅なら４倍の描画時間が必要となる。
【０００４】本発明はこのような問題点に着目してなされたものであり、その目的は、線幅を変更した場合でも、高速描画が可能なグラフィック描画装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ｎ２個（ｎは２以上の自然数）のメモリバンクからなる画像メモリに対し、グラフィックコントローラがアクセスし、所定アドレスに画像データを描画するようになっており、前記グラフィックコントローラは、アドレス情報と、描画しようとする図形等のライン幅を決定するライン幅情報とを前記画像メモリの各メモリバンクに出力するようになっており、前記各メモリバンクは、前記アドレス情報およびライン幅情報を入力とするデコード回路を有しており、このデコード回路は、前記グラフィックコントローラから出力される前記アドレス情報により指定された画素に加え、Ｘの正方向およびＹの正方向に連続する一群の画素について各メモリバンク上のアドレスに同時にアクセスし、また、前記ライン幅情報に基づいてメモリバンクのイネーブル／ディスエーブルを指定することを特徴とするものである。
【０００６】
【作用】画像メモリ（フレームメモリ）を例えば16分割し、左上すみを指定することにより、指定された線幅に対応して連続する一群のメモリの同時アクセスが実行され、一度の描画で太い線幅に対応した描画が完了し、アクセス時間を短縮することができる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例の構成（便宜上、書込み関連の部分のみ）を示す図である。
【０００８】本実施例において、画像メモリは、メモリバンク(0,0) 〜(3,3) に分割されており、各バンクは、アドレスデコーダ（2-1 〜2-16) およびメモリ（3-1 〜3-16) を具備している。
【０００９】メモリ（3-1 〜3-16) の集合体を統一して管理するため、図２に示すような描画メモリ座標が予め定義されている。図２の例では、描画座標が1024×1024であり、線幅は１〜４倍幅可変となっている。座標の種類としては、各バンクの座標（〔〕で示される）と、バンク内の座標（()で示される）と、1024×1024座標系での座標（［］で示される）とがある。各バンクは、256 ×256 （８bits, ８bits）の座標を持つ。
【００１０】グラフィックコントローラ１は、座標を指定するアドレス（10bits,10 bits計20bits) および、１倍幅〜４倍幅のいずれかを指定するライン（線）幅情報（２bits) を接続線Ｌ１へ出力し、この座標アドレスおよびライン幅情報は各メモリバンク中のアドレスデコーダ（2-1 〜2-16) に入力される。また、グラフィックコントローラ１は、描画データを接続線Ｌ２に送出し、その描画データは各メモリバンクのメモリ（3-1 〜3-16) に入力されるようになっている。
【００１１】アドレスデコーダ（2-1 〜2-16) は、入力されたアドレスおよびライン幅情報に基づき、各メモリバンク内のアドレス演算とバンクのイネーブル演算を実施する。
【００１２】次に、本実施例の動作を説明する。グラフィックコントローラ１は、ライン幅に関係なく描画すべき１点の座標（Ｘ，Ｙ）＝（10 bits,10bits) を出力する。また、同時にライン幅情報ＷＬ（＝２bits，00；１本幅，01；２本幅，10；３本幅，11；４本幅）および描画データを出力する。
【００１３】ライン幅は、図３に示すように、指定された座標が左上にきて、この座標を基準として、Ｘ軸に関しては右方向（すなわち、正方向）に，ｙ軸に関しては下方向（すなわち、正方向）に幅が増えていく（１Ｗ→２Ｗ→３Ｗ→４Ｗ）。
【００１４】このような制御は、アドレスデコーダ（2-1 〜2-16) により実行される。すなわち、アドレスおよびライン幅情報は、図４の手順でデコードされ、バンク内アドレスおよびイネーブル／ディスエーブルが決定される。図４において、各パラメータは以下のように定義される。
ｘｉ，ｙｊ＝（10 bits,10 bits)・・グラフィックコントローラが指定する座標ＷＬ＝（２bits) ・・グラフィックコントローラが指定するライン幅（αＬ，βＬ） ・・メモリバンクの座標（Ｘｉ，Ｙｊ） ・・ｘｉ，ｙｊそれぞれの上位８ビット（α，β） ・・ｘｉ，ｙｊそれぞれの下位２ビット（ＸＬｉ，ＹＬｊ） ・・16分割された各バンク内での座標なお、各アドレスデコーダは、メモリバンク座標と同じように、（αＬ，βＬ）という自分の番地を持っている。
【００１５】アドレスデコードのロジックは、バンク内アドレスの指定ステップ（ステップ101 〜109 ）と、メモリイネーブル演算のステップ（ステップ201 〜208)とからなっている。このようなデコード回路を使用することにより、グラフィックコントローラ１の機能は従来のままで、指定画素に加えて連接する他の画素の同時（並列）のアクセスを実現でき、太いライン幅の図形等を高速に描画できるようになる。
【００１６】なお、ライン幅情報ＷＬは、Ｘ方向の幅の情報とＹ方向の幅の情報とに分離して独立に規定するようにしてもよい。こうすれば、線幅をｘ，ｙ別々に選択することができる。また、アドレスデコーダ2-4 ，2-8 ，2-12 ,2-16については、Ｘ側のアドレス演算を省略できる。アドレスデコーダ2-13，2-14，2-15，2-16 についてはＹ側のアドレス演算を省略できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、連続した画素群（例えば４×４の画素群）の同時アクセスが可能となり、線幅情報をもとに１回の描画でライン幅の異なる線を描くことができ、高速な描画が実現できる。
【図面の簡単な説明】
【図１】本発明の描画装置の一実施例の構成を示す図である。
【図２】描画メモリ座標の構成例を示す図である。
【図３】ライン幅の変化の態様を説明するための図である。
【図４】アドレスデコーダ（2-1 〜2-16) のデコードロジックを示すフローチャートである。
【図５】グラフィック表示システムの一般的構成を示す図である。
【符号の説明】
１ グラフィックコントローラ
2-1 〜2-16 アドレスデコーダ
3-1 〜3-16 メモリ
【０００１】
【産業上の利用分野】本発明はグラフィックデータ描画装置に関する。
【０００２】
【従来の技術】グラフィックデータ描画装置は一般に、図５に示すように、グラフィックコントローラ303 がフレームメモリ（ビットマップメモリ等）306 に直接にアクセスし、描画データ（ドットデータ）を書込むようになっている。
【０００３】
【発明が解決しようとする課題】上述のグラフィックデータ描画装置では、表示図形等の線幅を変える場合に、線を何本も描くこと（すなわち、２画素以上の線幅でドットを書込むこと）が必要となる。したがって、２倍幅なら２倍の、４倍幅なら４倍の描画時間が必要となる。
【０００４】本発明はこのような問題点に着目してなされたものであり、その目的は、線幅を変更した場合でも、高速描画が可能なグラフィック描画装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ｎ２個（ｎは２以上の自然数）のメモリバンクからなる画像メモリに対し、グラフィックコントローラがアクセスし、所定アドレスに画像データを描画するようになっており、前記グラフィックコントローラは、アドレス情報と、描画しようとする図形等のライン幅を決定するライン幅情報とを前記画像メモリの各メモリバンクに出力するようになっており、前記各メモリバンクは、前記アドレス情報およびライン幅情報を入力とするデコード回路を有しており、このデコード回路は、前記グラフィックコントローラから出力される前記アドレス情報により指定された画素に加え、Ｘの正方向およびＹの正方向に連続する一群の画素について各メモリバンク上のアドレスに同時にアクセスし、また、前記ライン幅情報に基づいてメモリバンクのイネーブル／ディスエーブルを指定することを特徴とするものである。
【０００６】
【作用】画像メモリ（フレームメモリ）を例えば16分割し、左上すみを指定することにより、指定された線幅に対応して連続する一群のメモリの同時アクセスが実行され、一度の描画で太い線幅に対応した描画が完了し、アクセス時間を短縮することができる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例の構成（便宜上、書込み関連の部分のみ）を示す図である。
【０００８】本実施例において、画像メモリは、メモリバンク(0,0) 〜(3,3) に分割されており、各バンクは、アドレスデコーダ（2-1 〜2-16) およびメモリ（3-1 〜3-16) を具備している。
【０００９】メモリ（3-1 〜3-16) の集合体を統一して管理するため、図２に示すような描画メモリ座標が予め定義されている。図２の例では、描画座標が1024×1024であり、線幅は１〜４倍幅可変となっている。座標の種類としては、各バンクの座標（〔〕で示される）と、バンク内の座標（()で示される）と、1024×1024座標系での座標（［］で示される）とがある。各バンクは、256 ×256 （８bits, ８bits）の座標を持つ。
【００１０】グラフィックコントローラ１は、座標を指定するアドレス（10bits,10 bits計20bits) および、１倍幅〜４倍幅のいずれかを指定するライン（線）幅情報（２bits) を接続線Ｌ１へ出力し、この座標アドレスおよびライン幅情報は各メモリバンク中のアドレスデコーダ（2-1 〜2-16) に入力される。また、グラフィックコントローラ１は、描画データを接続線Ｌ２に送出し、その描画データは各メモリバンクのメモリ（3-1 〜3-16) に入力されるようになっている。
【００１１】アドレスデコーダ（2-1 〜2-16) は、入力されたアドレスおよびライン幅情報に基づき、各メモリバンク内のアドレス演算とバンクのイネーブル演算を実施する。
【００１２】次に、本実施例の動作を説明する。グラフィックコントローラ１は、ライン幅に関係なく描画すべき１点の座標（Ｘ，Ｙ）＝（10 bits,10bits) を出力する。また、同時にライン幅情報ＷＬ（＝２bits，00；１本幅，01；２本幅，10；３本幅，11；４本幅）および描画データを出力する。
【００１３】ライン幅は、図３に示すように、指定された座標が左上にきて、この座標を基準として、Ｘ軸に関しては右方向（すなわち、正方向）に，ｙ軸に関しては下方向（すなわち、正方向）に幅が増えていく（１Ｗ→２Ｗ→３Ｗ→４Ｗ）。
【００１４】このような制御は、アドレスデコーダ（2-1 〜2-16) により実行される。すなわち、アドレスおよびライン幅情報は、図４の手順でデコードされ、バンク内アドレスおよびイネーブル／ディスエーブルが決定される。図４において、各パラメータは以下のように定義される。
ｘｉ，ｙｊ＝（10 bits,10 bits)・・グラフィックコントローラが指定する座標ＷＬ＝（２bits) ・・グラフィックコントローラが指定するライン幅（αＬ，βＬ） ・・メモリバンクの座標（Ｘｉ，Ｙｊ） ・・ｘｉ，ｙｊそれぞれの上位８ビット（α，β） ・・ｘｉ，ｙｊそれぞれの下位２ビット（ＸＬｉ，ＹＬｊ） ・・16分割された各バンク内での座標なお、各アドレスデコーダは、メモリバンク座標と同じように、（αＬ，βＬ）という自分の番地を持っている。
【００１５】アドレスデコードのロジックは、バンク内アドレスの指定ステップ（ステップ101 〜109 ）と、メモリイネーブル演算のステップ（ステップ201 〜208)とからなっている。このようなデコード回路を使用することにより、グラフィックコントローラ１の機能は従来のままで、指定画素に加えて連接する他の画素の同時（並列）のアクセスを実現でき、太いライン幅の図形等を高速に描画できるようになる。
【００１６】なお、ライン幅情報ＷＬは、Ｘ方向の幅の情報とＹ方向の幅の情報とに分離して独立に規定するようにしてもよい。こうすれば、線幅をｘ，ｙ別々に選択することができる。また、アドレスデコーダ2-4 ，2-8 ，2-12 ,2-16については、Ｘ側のアドレス演算を省略できる。アドレスデコーダ2-13，2-14，2-15，2-16 についてはＹ側のアドレス演算を省略できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、連続した画素群（例えば４×４の画素群）の同時アクセスが可能となり、線幅情報をもとに１回の描画でライン幅の異なる線を描くことができ、高速な描画が実現できる。
【図面の簡単な説明】
【図１】本発明の描画装置の一実施例の構成を示す図である。
【図２】描画メモリ座標の構成例を示す図である。
【図３】ライン幅の変化の態様を説明するための図である。
【図４】アドレスデコーダ（2-1 〜2-16) のデコードロジックを示すフローチャートである。
【図５】グラフィック表示システムの一般的構成を示す図である。
【符号の説明】
１ グラフィックコントローラ
2-1 〜2-16 アドレスデコーダ
3-1 〜3-16 メモリ
【特許請求の範囲】
【請求項１】ｎ２個（ｎは２以上の自然数）のメモリバンク（(0,0) 〜(3,3))からなる画像メモリに対し、グラフィックコントローラ（１）がアクセスし、所定アドレスに画像データを描画するようになっており、前記グラフィックコントローラ（１）は、アドレス情報（ｘｉ，ｙｊ）と、描画しようとする図形等のライン幅を決定するライン幅情報（ＷＬ）とを前記画像メモリの各メモリバンクに出力するようになっており、前記各メモリバンクは、前記アドレス情報およびライン幅情報（ｘｉ，ｙｊ，ＷＬ）を入力とするデコード回路（2-1 〜2-16) を有しており、このデコード回路は、前記グラフィックコントローラから出力される前記アドレス情報（ｘｉ，ｙｊ）により指定された画素に加え、Ｘの正方向およびＹの正方向に連続する一群の画素について各メモリバンク上のアドレスに同時にアクセスし、また、前記ライン幅情報（ＷＬ）に基づいてメモリバンクのイネーブル／ディスエーブルを指定することを特徴とするデータ描画装置。
【請求項１】ｎ２個（ｎは２以上の自然数）のメモリバンク（(0,0) 〜(3,3))からなる画像メモリに対し、グラフィックコントローラ（１）がアクセスし、所定アドレスに画像データを描画するようになっており、前記グラフィックコントローラ（１）は、アドレス情報（ｘｉ，ｙｊ）と、描画しようとする図形等のライン幅を決定するライン幅情報（ＷＬ）とを前記画像メモリの各メモリバンクに出力するようになっており、前記各メモリバンクは、前記アドレス情報およびライン幅情報（ｘｉ，ｙｊ，ＷＬ）を入力とするデコード回路（2-1 〜2-16) を有しており、このデコード回路は、前記グラフィックコントローラから出力される前記アドレス情報（ｘｉ，ｙｊ）により指定された画素に加え、Ｘの正方向およびＹの正方向に連続する一群の画素について各メモリバンク上のアドレスに同時にアクセスし、また、前記ライン幅情報（ＷＬ）に基づいてメモリバンクのイネーブル／ディスエーブルを指定することを特徴とするデータ描画装置。
【図１】
【図３】
【図２】
【図４】
【図５】
【図３】
【図２】
【図４】
【図５】
【公開番号】特開平５−７３４１１
【公開日】平成５年（１９９３）３月２６日
【国際特許分類】
【出願番号】特願平３−２３４９５０
【出願日】平成３年（１９９１）９月１３日
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【公開日】平成５年（１９９３）３月２６日
【国際特許分類】
【出願日】平成３年（１９９１）９月１３日
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
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