データ消失復帰装置
【課題】消失したデータを修復することができる小規模な回路規模のデータ消失復帰装置を提供する。
【解決手段】消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されると制御ロジック回路部３１はウェイクアップする。この後、制御ロジック回路部３１は外部メモリ２に記憶されたメモリデータを読み出す。そして、制御ロジック回路部３１は、読み出したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶する。そして、メモリデータがデータ保持レジスタ３４に記憶されたことにより、消失検知回路部３５からエラー信号が入力されなくなると、制御ロジック回路部３１はスリープ状態に戻る。
【解決手段】消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されると制御ロジック回路部３１はウェイクアップする。この後、制御ロジック回路部３１は外部メモリ２に記憶されたメモリデータを読み出す。そして、制御ロジック回路部３１は、読み出したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶する。そして、メモリデータがデータ保持レジスタ３４に記憶されたことにより、消失検知回路部３５からエラー信号が入力されなくなると、制御ロジック回路部３１はスリープ状態に戻る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の瞬間停止等により消失したデータを復帰させるデータ消失復帰装置に関する。
【背景技術】
【０００２】
従来より、データの消失を検知して該データを修復する自動修復装置が、例えば特許文献１で提案されている。この自動修復装置では、バックアップ電池付き揮発性半導体メモリに書き込まれているバックアップデータが破損しているか否かが検査される。そして、バックアップデータの破損が発見されたときには、不揮発性記憶手段に書き込まれているバックアップデータが読み出されて、バックアップ電池付き揮発性半導体メモリに書き込まれる。これにより、バックアップデータが修復されるようになっている。
【特許文献１】特開２００２−３６６４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の技術では、バックアップ電池をバックアップ電源として用いている。電池を使わずにコンデンサによるバックアップで十分な処理を行うためには大容量のコンデンサが必要となり、自動修復装置の回路規模が大きくなってしまうという問題がある。また、上記従来技術では検査に複数の手順を踏んでおり、同様のことを発振を止めた状態で行うことは難しく、発振によるノイズの影響を考慮しなくてはいけないシステムでは問題となる。
【０００４】
本発明は、上記点に鑑み、小規模な回路規模により、消失したデータを短時間で検知、修復することができるデータ消失復帰装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明では、外部メモリ（２）に記憶されたメモリデータを読み出し、予め決められた演算式に従ってメモリデータからエラー検出用データを生成する制御手段（３１）と、制御手段（３１）によってメモリデータとエラー検出用データとが書き込まれるデータ保持手段（３４）と、データ保持手段（３４）に保持されたメモリデータとエラー検出用データとを読み出し、制御手段（３１）にて用いられたものと同じ予め決められた演算式に従ってデータ保持手段（３４）から読み出したメモリデータから検知用データを生成し、検知用データとデータ保持手段（３４）から読み出したエラー検出用データとを比較して一致しなかったときには、データ保持手段（３４）に記憶されたメモリデータが消失しているとしてエラー信号を出力する消失検知手段（３５）とを備えたデータ消失復帰装置であって、制御手段（３１）は、通常はスリープ状態になっており、消失検知手段（３５）からエラー信号が入力されている間にスリープ状態を解除して強制的にウェイクアップし、外部メモリ（２）からメモリデータを読み出すと共に予め決められた演算式に従ってエラー検出用データを生成した後、メモリデータとエラー検出用データとをデータ保持手段（３４）に書き込むことにより、データ保持手段（３４）で消失したメモリデータをデータ保持手段（３４）に復帰させることを特徴とする。
【０００６】
このように、データ消失復帰装置の内部に外部メモリ（２）を備えずに、外部の外部メモリ（２）からメモリデータを読み出す構成とする。これにより、内部の外部メモリ（２）が必要なくなるため、データ消失復帰装置の回路規模を小さくすることができる。
【０００７】
請求項２に記載の発明では、外部メモリ（２）には、同じ内容を示す複数のメモリデータが異なる記憶領域にそれぞれ記憶されており、制御手段（３１）は、消失検知手段（３５）からエラー信号が入力されると制御手段（３１）を強制的にウェイクアップするウェイクアップ手段（１００）と、制御手段（３１）のウェイクアップ後に、外部メモリ（２）において異なる記憶領域にそれぞれ記憶された同じ内容のメモリデータをそれぞれ読み出す読み出し手段（１１０〜１３０）と、外部メモリ（２）から読み出した複数個の同じ内容を示すメモリデータがそれぞれ一致しているか否かを判定する判定手段（１４０）と、複数個の同じ内容を示すメモリデータが一致していたときには、該一致したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ（２）から読み出したメモリデータとをデータ保持手段（３４）に記憶する記憶手段（１５０）と、記憶手段（１５０）によってメモリデータがデータ保持手段（３４）に記憶されたことにより、消失検知手段（３５）からエラー信号が入力されなくなると、制御手段（３１）をスリープ状態に戻すスリープ手段（１６０）とを備えていることを特徴とする。
【０００８】
これにより、制御手段（３１）がスリープ状態になっていたとしても、制御手段（３１）をウェイクアップさせ、外部メモリ（２）からメモリデータを読み出してデータ保持手段（３４）に記憶することができる。
【０００９】
また、制御手段（３１）自身がエラー信号を受けてデータ保持手段（３４）のメモリデータを復帰させている。このため、制御手段（３１）がデータ消失復帰装置の外部からの指令を受けてメモリデータの復帰を行う場合よりも復帰時間を短くすることができる。これにより、データ保持手段（３４）のメモリデータが壊れた際に、短時間で修復しなくてはいけないような場合に素早く対応することができる。
【００１０】
請求項３に記載の発明のように、予め決められた演算式として、メモリデータからパリティを生成する方式を採用することができる。
【００１１】
請求項４に記載の発明のように、予め決められた演算式として、メモリデータからＣＲＣを生成する方式を採用することができる。
【００１２】
請求項５に記載の発明のように、予め決められた演算式として、メモリデータからチェックサムを生成する方式を採用することもできる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示されるデータ消失復帰装置は、例えば、センサから信号を受け取り、該信号の信号処理を行って他の機器に出力するものとして用いられる。
【００１６】
図１は、本実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。この図に示されるように、データ消失復帰システムは、センサ１と、外部メモリ２と、データ消失復帰装置３とを備えている。このシステムは、例えば１つのパッケージとして構成されている。
【００１７】
センサ１は、所望の物理量を検出するものである。センサ１は、検出した物理量に応じた検出信号をデータ消失復帰装置３に入力する。センサ１としては、例えば圧力センサが採用される。
【００１８】
外部メモリ２は、データを記憶保持しておくための不揮発性メモリである。外部メモリ２はデータ消失復帰装置３に接続されており、外部メモリ２に記憶されたデータがデータ消失復帰装置３に読み出されるようになっている。
【００１９】
この外部メモリ２には、上記検出信号に対して信号処理を行うためのオフセット値や温度特性の補正値等の調整値を表すメモリデータが記憶されている。本実施形態では、メモリデータは例えば１０ｂｉｔのデータである。また、外部メモリ２には、ＥＣＵ等の外部機器で用いられるその他のデータも記憶されている。
【００２０】
この外部メモリ２には、同じ内容を示す複数のデータが異なる記憶領域にそれぞれ記憶されている。したがって、メモリデータについても同様に、同じ内容を示す複数のメモリデータが異なる記憶領域にそれぞれ記憶されている。本実施形態では、同じ内容を示す３つのメモリデータがそれぞれ異なる記憶領域に記憶されている。このような外部メモリ２の容量は、記憶される調整値の容量にもよるが、例えば２ＫＢである。
【００２１】
データ消失復帰装置３は、センサ１から検出信号を入力し、外部メモリ２からメモリデータを読み出して、該メモリデータに基づいて検出信号の信号処理を行うものである。また、データ消失復帰装置３は、外部メモリ２から読み出したメモリデータが、電源の瞬間停止等により消失したときに該メモリデータを自己修復する機能も有する。このようなデータ消失復帰装置３は、例えば５Ｖ電源およびＧＮＤに接続されることで動作するようになっている。
【００２２】
上記データ消失復帰装置３は、発振制御部１０と、通信ドライバ２０と、通信処理部３０と、調整ＤＡＣ回路部４０と、センサ処理部５０とを備えている。
【００２３】
発振制御部１０は、通信処理部３０で利用されるクロックを生成するものである。このため、発振制御部１０は発振素子としてのセラロック１１を備えている。発振制御部１０は、通信処理部３０が稼動する際に通信処理部３０からクロック生成の指令を受けたときセラロック１１を発振させてクロックを生成する。
【００２４】
通信処理部３０がクロック生成の指令を出す場合は、通信処理部３０が外部メモリ２からメモリデータを読み出すときや、外部機器がデータ消失復帰装置３を介して外部メモリ２のデータを読み出すときである。また、発振制御部１０は、センサ処理部５０で信号処理が行われている間はクロック生成を行っていない。これは、発振制御部１０のクロック生成の動作がノイズとなってセンサ処理部５０の信号処理に影響を与えるためである。
【００２５】
通信ドライバ２０は、データ消失復帰装置３がＥＣＵ等の外部機器と通信するための通信手段である。通信ドライバ２０は通信ラインを介して外部機器と接続されており、外部機器からの指令を通信処理部３０に入力する。
【００２６】
通信処理部３０は、外部メモリ２に記憶された調整値を表すメモリデータをクロックに従って読み出して調整ＤＡＣ回路部４０に入力するものである。また、通信処理部３０は、通信ドライバ２０を介して外部機器から外部メモリ２に記憶されたデータの読み出しの指令を受けたとき、外部メモリ２からデータを読み出し、通信ドライバ２０を介して読み出したデータを外部機器に出力する。この通信処理部３０の構成については後で詳しく説明する。
【００２７】
調整ＤＡＣ回路部４０は、通信処理部３０から入力された調整値を表すメモリデータをデジタル信号からアナログ信号に変換し、センサ処理部５０に入力するものである。
【００２８】
センサ処理部５０は、調整ＤＡＣ回路部４０から入力された調整値を表すアナログ信号としてのメモリデータに基づいて、センサ１から入力した検出信号の信号処理を行うものである。センサ処理部５０は、信号処理した検出信号をセンサ出力として外部機器に出力する。
【００２９】
以上が、データ消失復帰装置３の全体構成である。図１に示される構成では、データ消失復帰装置３が外部と通信を行っている間のみ、クロックが発振されて外部メモリ２へのアクセスが可能となり、センサ１の調整値が調整ＤＡＣ回路部４０に保持される。また、データ消失復帰装置３からセンサ出力が出力されている間はノイズ対策のために発振制御部１０の発振が停止されて全てのロジックがスリープ状態になる。
【００３０】
次に、上記データ消失復帰装置３のうち通信処理部３０の構成について説明する。図２は、上記通信処理部３０の構成を示したブロック図である。
【００３１】
通信処理部３０は、上述のように、外部メモリ２からメモリデータを読み出して調整ＤＡＣ回路部４０に入力する機能を有する。さらに、通信処理部３０は、外部メモリ２から読み出したメモリデータが消失していないか常に判定し、消失している場合にはメモリデータを自己修復する機能を有している。
【００３２】
このような通信処理部３０は、制御ロジック回路部３１と、記憶保持回路部３２と、ＯＲ回路３３とを備えている。記憶保持回路部３２は、データ保持レジスタ３４と消失検知回路部３５とを備えている。
【００３３】
制御ロジック回路部３１は、外部メモリ２に記憶されたメモリデータを読み出し、記憶保持回路部３２のデータ保持レジスタ３４に記憶するものである。具体的には、制御ロジック回路部３１は、予め決められた演算式に従ってメモリデータからエラー検出用データを生成し、外部メモリ２から読み出したメモリデータと生成したエラー検出用データとを記憶保持回路部３２のデータ保持レジスタ３４にそれぞれ記憶する。
【００３４】
ここで、予め決められた演算式は、メモリデータからエラー検出用データとしてパリティを生成する演算式である。本実施形態では、１つのメモリデータが１０ｂｉｔであり、この１０ｂｉｔのメモリデータに対して２ｂｉｔのパリティＰ０、Ｐ１が生成される。
【００３５】
パリティＰ０は、Ｐ０＝「０ｂｉｔ目の数値」＾「２ｂｉｔ目の数値」＾「４ｂｉｔ目の数値」＾「６ｂｉｔ目の数値」＾「８ｂｉｔ目の数値」により演算される。また、パリティＰ１は、Ｐ１＝「１ｂｉｔ目の数値」＾「３ｂｉｔ目の数値」＾「５ｂｉｔ目の数値」＾「７ｂｉｔ目の数値」＾「９ｂｉｔ目の数値」により演算される。各式中の「＾」の記号は排他的論理和を表し、０または１の各数値の排他的論理和を演算することを示している。
【００３６】
また、制御ロジック回路部３１は、通常はスリープ状態になっており、記憶保持回路部３２に記憶されたメモリデータが消失したことを示すエラー信号が入力されると、該エラー信号が入力されている間にスリープ状態を解除して強制的にウェイクアップする。そして、上記のように再び外部メモリ２からメモリデータを読み出してデータ保持レジスタ３４に記憶する。これにより、データ保持レジスタ３４で消失したメモリデータをデータ保持レジスタ３４に復帰させる。
【００３７】
記憶保持回路部３２は、制御ロジック回路部３１からメモリデータおよびエラー検出用データが書き込まれる記憶保持手段である。この記憶保持回路部３２は、通信処理部３０に複数備えられており、各記憶保持回路部３２にそれぞれ異なる調整値が記憶されている。すなわち、記憶保持回路部３２は、調整値ごとに設けられている。各記憶保持回路部３２の構成は共通しており、図２では１つの記憶保持回路部３２のみを示してある。
【００３８】
記憶保持回路部３２に備えられたデータ保持レジスタ３４は、１０ｂｉｔのメモリデータと２ｂｉｔのエラー検出用データ（パリティＰ０、Ｐ１）を記憶するレジストである。このデータ保持レジスタ３４は、例えばフリップフロップにより構成されている。したがって、データ保持レジスタ３４に電源が供給されている間はメモリデータを保持できるが、電源の供給が停止あるいは一定値以上電圧低下するとメモリデータを保持できずに消失する。なお、データ消失復帰装置３のリセット時（電源の供給停止からの復帰時はリセットと同じ）には、データ保持レジスタ３４にはデフォルト値が入力される。
【００３９】
消失検知回路部３５は、データ保持レジスタ３４に記憶されたメモリデータが、電源の瞬間的な停止等により消失していないかを検知するものである。このため、消失検知回路部３５は、制御ロジック回路部３１にて用いられたものと同じ予め決められた演算式に従ってデータ保持レジスタ３４から読み出したメモリデータから検知用データを生成する。つまり、１０ｂｉｔのメモリデータのパリティＰ０’、Ｐ１’を上記と同様にそれぞれ演算する。
【００４０】
具体的には、パリティＰ０’は、データ保持レジスタ３４に記憶されたメモリデータの０ｂｉｔ目の数値、２ｂｉｔ目の数値、４ｂｉｔ目の数値、６ｂｉｔ目の数値、８ｂｉｔ目の数値を用いて排他的論理和が演算される。また、パリティＰ１’は、データ保持レジスタ３４に記憶されたメモリデータの１ｂｉｔ目の数値、３ｂｉｔ目の数値、５ｂｉｔ目の数値、７ｂｉｔ目の数値、９ｂｉｔ目の数値を用いて排他的論理和が演算される。
【００４１】
また、消失検知回路部３５は、データ保持レジスタ３４に記憶されたメモリデータと検知用データとを比較してその結果を出力するために、２つのコンパレータ３６、３７と、ＯＲ回路３８とを備えている。
【００４２】
コンパレータ３６は、消失検知回路部３５で取得されたパリティＰ０’とデータ保持レジスタ３４に記憶された制御ロジック回路部３１で取得されたパリティＰ０とを比較し、一致しなかったときにはエラーフラグを出力する。
【００４３】
コンパレータ３７は、消失検知回路部３５で取得されたパリティＰ１’とデータ保持レジスタ３４に記憶された制御ロジック回路部３１で取得されたパリティＰ１とを比較し、一致しなかったときにはエラーフラグを出力する。
【００４４】
ＯＲ回路３８は、各コンパレータ３６、３７のうち少なくとも一方からエラーフラグを入力したときには、データ保持レジスタ３４に記憶されたメモリデータが消失しているとしてエラーフラグを出力する。
【００４５】
ＯＲ回路３３は、各記憶保持回路部３２の消失検知回路部３５のＯＲ回路３８の出力をそれぞれ入力し、各消失検知回路部３５のうち少なくとも１つからエラーフラグを入力したときには制御ロジック回路部３１にエラー信号を入力するものである。
【００４６】
以上が本実施形態に係るデータ消失復帰システムの全体構成である。
【００４７】
次に、データ消失復帰装置３に供給されている電源が瞬間的に停止する等によりデータ保持レジスタ３４に記憶されたメモリデータが消失した場合、制御ロジック回路部３１がデータ保持レジスタ３４に該メモリデータを復帰させる方法について説明する。
【００４８】
図３は、通信処理部３０の制御ロジック回路部３１が、消失したデータ保持レジスタ３４のメモリデータを復帰させる内容を示したフローチャートである。上述のように、制御ロジック回路部３１は、通常スリープ状態になっている。このようなスリープ状態の制御ロジック回路部３１にＯＲ回路３３からエラー信号が入力されると、図３に示されるフローがスタートする。
【００４９】
なお、図３のフローは、１つの記憶保持回路部３２のデータ保持レジスタ３４に対するメモリデータの修復について示されている。複数の記憶保持回路部３２それぞれに対するメモリデータの修復は、以下のフローが並列に実行されることにより実現される。
【００５０】
まず、ステップ１００では、発振制御部１０のセラロック１１の発振が開始される。すなわち、制御ロジック回路部３１が外部メモリ２からメモリデータを読み出すときにクロックを用いる。このため、消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されると、制御ロジック回路部３１が強制的にウェイクアップされる。そして、制御ロジック回路部３１から発振制御部１０にセラロック１１の発振を開始する指令が出される。これにより、発振制御部１０から制御ロジック回路部３１にクロックが入力される。以下、制御ロジック回路部３１はクロックに従って信号の処理を行う。なお、本ステップを実行する手段は、本発明のウェイクアップ手段に相当する。
【００５１】
ステップ１１０では、１回目のデータの読み出しが行われる。上述のように、外部メモリ２には同じ内容のメモリデータが異なる記憶領域に３つ記憶されている。本ステップでは、そのうちの１つが制御ロジック回路部３１に読み出される。
【００５２】
ステップ１２０では、２回目のデータの読み出しが行われる。すなわち、ステップ１１０で読み出されなかった他の記憶領域に記憶されているメモリデータが制御ロジック回路部３１に読み出される。
【００５３】
ステップ１３０では、３回目のデータの読み出しが行われる。本ステップでは、ステップ１１０、１２０で読み出されなかった残りの１つの記憶領域に記憶されているメモリデータが制御ロジック回路部３１に読み出される。このようにして、同じ内容の３つのメモリデータが読み出される。なお、上記ステップ１１０〜１３０を実行する手段は、本発明の読み出し手段に相当する。
【００５４】
続いて、ステップ１４０では、ステップ１１０〜１３０で読み出された各メモリデータが一致しているか否かが判定される。ここで、「一致しているか否か」の判定基準として多数決が採用される。すなわち、３つのメモリデータの多数決が取られ、２つ以上一致していれば一致していると判定される。もちろん、すべてのメモリデータが一致している場合も「２つ以上一致」に該当し、一致していると判定される。
【００５５】
このように、外部メモリ２に同じ内容のメモリデータを３つ書き込んでおき、データ保持レジスタ３４にメモリデータを書き込む際には多数決をすることで、メモリデータの信頼性を高めることができる。
【００５６】
ステップ１４０にて一致していると判定された場合、ステップ１５０に進む。一方、２メモリデータが２つ以上一致しなかった場合にはステップ１７０に進む。なお、本ステップを実行する手段は、本発明の判定手段に相当する。
【００５７】
ステップ１５０では、データ設定が行われる。このため、まず、外部メモリ２から制御ロジック回路部３１に読み出され一致したと判定されたメモリデータからエラー検出用データが生成される。このエラー検出用データの生成は、予め決められた演算式に従って行われる。該予め決められた演算式は、上述のように、メモリデータからパリティＰ０、Ｐ１を生成する演算式である。
【００５８】
そして、生成されたエラー検出用データと外部メモリ２から読み出したメモリデータとが制御ロジック回路部３１から記憶保持回路部３２のデータ保持レジスタ３４に書き込まれ、記憶される。なお、本ステップを実行する手段は、本発明の記憶手段に相当する。
【００５９】
ステップ１６０では、発振が停止される。すなわち、上記ステップ１５０によってデータ保持レジスタ３４にメモリデータが記憶されたことにより、消失検知回路部３５において制御ロジック回路部３１で用いられた演算式と同じ演算式によって検知用データが生成される。つまり、データ保持レジスタ３４に記憶されたメモリデータのパリティＰ０’、Ｐ１’が生成される。これにより、検知用データとエラー検出用データとが一致するため、各コンパレータ３６、３７やＯＲ回路３８からエラーフラグが出力されず、ＯＲ回路３３からもエラー信号が出力されなくなる。したがって、消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されなくなる。
【００６０】
制御ロジック回路部３１は、エラー信号が入力されている間に強制的にウェイクアップさせられているため、制御ロジック回路部３１にエラー信号が入力されなくなったことにより、制御ロジック回路部３１はスリープ状態に戻る。つまり、制御ロジック回路部３１ではクロックを用いた処理が行われないので、制御ロジック回路部３１から発振制御部１０にセラロック１１の発振を停止する指令が出される。これにより、発振制御部１０のクロック生成が停止する。なお、本ステップを実行する手段は、本発明のスリープ手段に相当する。以上のようにして、データ保持レジスタ３４のメモリデータの修復処理が完了する。
【００６１】
また、ステップ１４０でデータが一致しないと判定された場合、ステップ１７０では、不一致回数が一定数以上か否かが判定される。これは、データ読みだしの際にデータ消失復帰装置３における電圧が安定していなかった可能性があり、メモリデータの読み出しに失敗した可能性があるためである。したがって、ステップ１４０でデータが一致しないと判定された不一致の回数が一定数以上でなければ、再度読み出しを行うべくステップ１１０に戻る。なお、本ステップにおける一定数とは、例えば２回である。
【００６２】
一方、不一致回数が一定数以上の場合には、メモリデータの修復は不可能であるとしてステップ１８０に進む。
【００６３】
ステップ１８０では、報知処理が行われる。つまり、データ保持レジスタ３４に対するメモリデータの修復ができないため、センサ処理部５０における検出信号の信号処理も正しく行われなくなる。このため、異常が外部に知られるように、データ保持レジスタ３４に異常データが書き込まれる。これにより、センサ処理部５０から明らかに異常値を示すセンサ出力が出力され、外部に出力される。このようにして、外部にエラーが明確に伝えられる。
【００６４】
この場合、消失検知回路部３５から制御ロジック回路部３１には常にエラー信号が入力されるため、制御ロジック回路部３１はウェイクアップし続ける。
【００６５】
なお、その後の処置に関しては、データ消失復帰装置３からセンサ出力を受け取った外部機器により判定される。例えば、外部機器がデータ消失復帰装置３から受け取ったセンサ出力を用いないで処理を行うとか、データ消失復帰装置３を交換する等である。
【００６６】
以上説明したように、本実施形態では、制御ロジック回路部３１によって外部メモリ２からメモリデータを読み出し、データ保持レジスタ３４に記憶することが特徴となっている。また、データ保持レジスタ３４に記憶したメモリデータが電源の瞬間的な停止等により消失した場合には、制御ロジック回路部３１により再び外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶することが特徴となっている。
【００６７】
これにより、データ消失復帰装置３にメモリデータが記憶された外部メモリ２を備えない構成とすることができる。したがって、データ消失復帰装置３内部に不揮発性メモリを設ける必要がなくなる。このため、データ消失復帰装置３の回路規模を小さくすることができる。
【００６８】
データ消失復帰装置３が故障した場合には、該データ消失復帰装置３のみを交換することが可能となり、センサ１および外部メモリ２については交換することなく使用し続けることができる。このように、データ消失復帰装置３の汎用性を高めることができる。
【００６９】
また、制御ロジック回路部３１は、外部機器の指令を受けてデータ保持レジスタ３４のメモリデータを修復しているのではなく、制御ロジック回路部３１自身がエラー信号を入力することによって該メモリデータを修復している。したがって、制御ロジック回路部３１が外部機器から指令を受けてメモリデータを修復させる場合よりも修復時間を短くすることができる。これにより、メモリデータが壊れた際に短時間で修復しなくてはいけないような場合に素早く対応することができる。
【００７０】
例えば、ＥＣＵ等の外部機器から指示を受けてメモリデータの修復を行う場合はｍｓのオーダーでメモリデータの修復が行われるが、制御ロジック回路部３１がメモリデータを自己修復する場合はμｓのオーダーでメモリデータの修復を行うことができる。このように、制御ロジック回路部３１自身がメモリデータの修復を行うことにより、短時間で修復が可能となる。
【００７１】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、制御ロジック回路部３１が特許請求の範囲の制御手段に対応し、データ保持レジスタ３４が特許請求の範囲のデータ保持手段に対応する。また、消失検知回路部３５が特許請求の範囲の消失検知手段に対応する。
【００７２】
また、図３中に示したステップは、機能を実現するための手段に対応するものであり、上記図３に示したフローチャートの各ステップをハードウェアとして構成することもできる。
【００７３】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図４は、本実施形態に係るデータ消失復帰装置３を含んだデータ消失復帰システムの全体図である。この図に示されるように、データ消失復帰装置３はクロックを生成するものとしてＣＲ発振部６０を備えている。
【００７４】
このＣＲ発振部６０は、セラロック１１を用いた発振制御部１０よりも起動が速く、高速起動が可能である。したがって、第１実施形態よりもより速くメモリデータの修復を行うことができる。
【００７５】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、複数のセンサ１から検出信号をそれぞれ入力し、信号処理を行ってセンサ出力することが特徴となっている。
【００７６】
図５は、本実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。この図に示されるように、データ消失復帰装置３は、複数のセンサ１に対応したセンサ処理部５０および調整ＤＡＣ回路部４０を備えている。通信ドライバ２０および通信処理部３０は各センサ処理部５０および各調整ＤＡＣ回路部４０に対して共通になっている。
【００７７】
複数のセンサ１は、異なる物理量をそれぞれ検出するものでも良いし、同じ物理量をそれぞれ検出するものでも良い。
【００７８】
通信処理部３０には、調整値の数に応じて記憶保持回路部３２が設けられている。したがって、センサ１の数が増えたとしても、各センサ１に対応した調整値が外部メモリ２から読み出されて各データ保持レジスタ３４にそれぞれ記憶される。
【００７９】
外部メモリ２には、各センサ１に対する調整値のメモリデータが記憶されており、通信処理部３０によって読み出されると共に、調整値に対応したセンサ１に係る調整ＤＡＣ回路部４０を介してセンサ処理部５０に入力されて利用される。そして、各センサ処理部５０からセンサ出力１〜３がそれぞれ出力されることとなる。
【００８０】
このように、複数のセンサ１を使用する構成でさらに複数の調整値がある場合には、通信処理部３０が共通になっている。このため、通信処理部３０において各データ保持レジスタ３４のメモリデータのいずれかが消失した場合、制御ロジック回路部３１にエラー信号が入力されるため、各センサ１に対応したすべての調整値を再設定することとなる。あるいは、データ量が多い場合等は各センサ１に対応した調整値毎にグループにしてデータの消失を検知、再設定することも可能である。
【００８１】
以上のように、複数のセンサ１に対するセンサ処理部５０および調整ＤＡＣ回路部４０を１つのデータ消失復帰装置３にまとめることも可能である。
【００８２】
（他の実施形態）
第１実施形態では、通信処理部３０には複数の記憶保持回路部３２が備えられていたが、１つでも構わない。この場合、記憶保持回路部３２から出力されるエラーフラグがエラー信号として制御ロジック回路部３１に入力されることとなる。
【００８３】
第１、第２実施形態では、センサ１として圧力センサを例に説明したが、これは一例を示したものであり、圧力とは異なる物理量を検出する他のセンサを用いても良い。
【００８４】
第３実施形態示されたデータ消失復帰装置３において、第２実施形態で示されたＣＲ発振部６０を採用しても良い。
【００８５】
上記各実施形態では、エラー検出用データを生成する際にメモリデータのパリティＰ０、Ｐ１を生成する手法が採用されているが、エラー検出用データの生成方法は他の方法であっても良い。例えば、チェックサムやＣＲＣ等の方式を採用することもできる。ＣＲＣ方式では、例えば複数の１６ｂｉｔのデータから１つの１６ｂｉｔのＣＲＣを持たせることができる。
【００８６】
上記各実施形態では、電源が瞬間的に停止し場合について説明した。しかし、電源遮断が続く場合、パワーオンリセットによってデータ保持レジスタ３４の値をデフォルト値にして影響を最小限に抑えると共に、フリップフロップのリセット値がエラーになるようにすることですぐにデフォルト値からの修正が行われるようにしても良い。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。
【図２】図１に示される通信処理部のブロック図である。
【図３】消失したデータ保持レジスタのメモリデータを復帰させる内容を示したフローチャートである。
【図４】本発明の第２実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。
【図５】本発明の第３実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。
【符号の説明】
【００８８】
１ センサ
２ 外部メモリ
３ データ消失復帰装置
３０ 通信処理部
３１ 制御ロジック回路部
３４ データ保持レジスタ
３５ 消失検知回路部
【技術分野】
【０００１】
本発明は、電源の瞬間停止等により消失したデータを復帰させるデータ消失復帰装置に関する。
【背景技術】
【０００２】
従来より、データの消失を検知して該データを修復する自動修復装置が、例えば特許文献１で提案されている。この自動修復装置では、バックアップ電池付き揮発性半導体メモリに書き込まれているバックアップデータが破損しているか否かが検査される。そして、バックアップデータの破損が発見されたときには、不揮発性記憶手段に書き込まれているバックアップデータが読み出されて、バックアップ電池付き揮発性半導体メモリに書き込まれる。これにより、バックアップデータが修復されるようになっている。
【特許文献１】特開２００２−３６６４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の技術では、バックアップ電池をバックアップ電源として用いている。電池を使わずにコンデンサによるバックアップで十分な処理を行うためには大容量のコンデンサが必要となり、自動修復装置の回路規模が大きくなってしまうという問題がある。また、上記従来技術では検査に複数の手順を踏んでおり、同様のことを発振を止めた状態で行うことは難しく、発振によるノイズの影響を考慮しなくてはいけないシステムでは問題となる。
【０００４】
本発明は、上記点に鑑み、小規模な回路規模により、消失したデータを短時間で検知、修復することができるデータ消失復帰装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明では、外部メモリ（２）に記憶されたメモリデータを読み出し、予め決められた演算式に従ってメモリデータからエラー検出用データを生成する制御手段（３１）と、制御手段（３１）によってメモリデータとエラー検出用データとが書き込まれるデータ保持手段（３４）と、データ保持手段（３４）に保持されたメモリデータとエラー検出用データとを読み出し、制御手段（３１）にて用いられたものと同じ予め決められた演算式に従ってデータ保持手段（３４）から読み出したメモリデータから検知用データを生成し、検知用データとデータ保持手段（３４）から読み出したエラー検出用データとを比較して一致しなかったときには、データ保持手段（３４）に記憶されたメモリデータが消失しているとしてエラー信号を出力する消失検知手段（３５）とを備えたデータ消失復帰装置であって、制御手段（３１）は、通常はスリープ状態になっており、消失検知手段（３５）からエラー信号が入力されている間にスリープ状態を解除して強制的にウェイクアップし、外部メモリ（２）からメモリデータを読み出すと共に予め決められた演算式に従ってエラー検出用データを生成した後、メモリデータとエラー検出用データとをデータ保持手段（３４）に書き込むことにより、データ保持手段（３４）で消失したメモリデータをデータ保持手段（３４）に復帰させることを特徴とする。
【０００６】
このように、データ消失復帰装置の内部に外部メモリ（２）を備えずに、外部の外部メモリ（２）からメモリデータを読み出す構成とする。これにより、内部の外部メモリ（２）が必要なくなるため、データ消失復帰装置の回路規模を小さくすることができる。
【０００７】
請求項２に記載の発明では、外部メモリ（２）には、同じ内容を示す複数のメモリデータが異なる記憶領域にそれぞれ記憶されており、制御手段（３１）は、消失検知手段（３５）からエラー信号が入力されると制御手段（３１）を強制的にウェイクアップするウェイクアップ手段（１００）と、制御手段（３１）のウェイクアップ後に、外部メモリ（２）において異なる記憶領域にそれぞれ記憶された同じ内容のメモリデータをそれぞれ読み出す読み出し手段（１１０〜１３０）と、外部メモリ（２）から読み出した複数個の同じ内容を示すメモリデータがそれぞれ一致しているか否かを判定する判定手段（１４０）と、複数個の同じ内容を示すメモリデータが一致していたときには、該一致したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ（２）から読み出したメモリデータとをデータ保持手段（３４）に記憶する記憶手段（１５０）と、記憶手段（１５０）によってメモリデータがデータ保持手段（３４）に記憶されたことにより、消失検知手段（３５）からエラー信号が入力されなくなると、制御手段（３１）をスリープ状態に戻すスリープ手段（１６０）とを備えていることを特徴とする。
【０００８】
これにより、制御手段（３１）がスリープ状態になっていたとしても、制御手段（３１）をウェイクアップさせ、外部メモリ（２）からメモリデータを読み出してデータ保持手段（３４）に記憶することができる。
【０００９】
また、制御手段（３１）自身がエラー信号を受けてデータ保持手段（３４）のメモリデータを復帰させている。このため、制御手段（３１）がデータ消失復帰装置の外部からの指令を受けてメモリデータの復帰を行う場合よりも復帰時間を短くすることができる。これにより、データ保持手段（３４）のメモリデータが壊れた際に、短時間で修復しなくてはいけないような場合に素早く対応することができる。
【００１０】
請求項３に記載の発明のように、予め決められた演算式として、メモリデータからパリティを生成する方式を採用することができる。
【００１１】
請求項４に記載の発明のように、予め決められた演算式として、メモリデータからＣＲＣを生成する方式を採用することができる。
【００１２】
請求項５に記載の発明のように、予め決められた演算式として、メモリデータからチェックサムを生成する方式を採用することもできる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示されるデータ消失復帰装置は、例えば、センサから信号を受け取り、該信号の信号処理を行って他の機器に出力するものとして用いられる。
【００１６】
図１は、本実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。この図に示されるように、データ消失復帰システムは、センサ１と、外部メモリ２と、データ消失復帰装置３とを備えている。このシステムは、例えば１つのパッケージとして構成されている。
【００１７】
センサ１は、所望の物理量を検出するものである。センサ１は、検出した物理量に応じた検出信号をデータ消失復帰装置３に入力する。センサ１としては、例えば圧力センサが採用される。
【００１８】
外部メモリ２は、データを記憶保持しておくための不揮発性メモリである。外部メモリ２はデータ消失復帰装置３に接続されており、外部メモリ２に記憶されたデータがデータ消失復帰装置３に読み出されるようになっている。
【００１９】
この外部メモリ２には、上記検出信号に対して信号処理を行うためのオフセット値や温度特性の補正値等の調整値を表すメモリデータが記憶されている。本実施形態では、メモリデータは例えば１０ｂｉｔのデータである。また、外部メモリ２には、ＥＣＵ等の外部機器で用いられるその他のデータも記憶されている。
【００２０】
この外部メモリ２には、同じ内容を示す複数のデータが異なる記憶領域にそれぞれ記憶されている。したがって、メモリデータについても同様に、同じ内容を示す複数のメモリデータが異なる記憶領域にそれぞれ記憶されている。本実施形態では、同じ内容を示す３つのメモリデータがそれぞれ異なる記憶領域に記憶されている。このような外部メモリ２の容量は、記憶される調整値の容量にもよるが、例えば２ＫＢである。
【００２１】
データ消失復帰装置３は、センサ１から検出信号を入力し、外部メモリ２からメモリデータを読み出して、該メモリデータに基づいて検出信号の信号処理を行うものである。また、データ消失復帰装置３は、外部メモリ２から読み出したメモリデータが、電源の瞬間停止等により消失したときに該メモリデータを自己修復する機能も有する。このようなデータ消失復帰装置３は、例えば５Ｖ電源およびＧＮＤに接続されることで動作するようになっている。
【００２２】
上記データ消失復帰装置３は、発振制御部１０と、通信ドライバ２０と、通信処理部３０と、調整ＤＡＣ回路部４０と、センサ処理部５０とを備えている。
【００２３】
発振制御部１０は、通信処理部３０で利用されるクロックを生成するものである。このため、発振制御部１０は発振素子としてのセラロック１１を備えている。発振制御部１０は、通信処理部３０が稼動する際に通信処理部３０からクロック生成の指令を受けたときセラロック１１を発振させてクロックを生成する。
【００２４】
通信処理部３０がクロック生成の指令を出す場合は、通信処理部３０が外部メモリ２からメモリデータを読み出すときや、外部機器がデータ消失復帰装置３を介して外部メモリ２のデータを読み出すときである。また、発振制御部１０は、センサ処理部５０で信号処理が行われている間はクロック生成を行っていない。これは、発振制御部１０のクロック生成の動作がノイズとなってセンサ処理部５０の信号処理に影響を与えるためである。
【００２５】
通信ドライバ２０は、データ消失復帰装置３がＥＣＵ等の外部機器と通信するための通信手段である。通信ドライバ２０は通信ラインを介して外部機器と接続されており、外部機器からの指令を通信処理部３０に入力する。
【００２６】
通信処理部３０は、外部メモリ２に記憶された調整値を表すメモリデータをクロックに従って読み出して調整ＤＡＣ回路部４０に入力するものである。また、通信処理部３０は、通信ドライバ２０を介して外部機器から外部メモリ２に記憶されたデータの読み出しの指令を受けたとき、外部メモリ２からデータを読み出し、通信ドライバ２０を介して読み出したデータを外部機器に出力する。この通信処理部３０の構成については後で詳しく説明する。
【００２７】
調整ＤＡＣ回路部４０は、通信処理部３０から入力された調整値を表すメモリデータをデジタル信号からアナログ信号に変換し、センサ処理部５０に入力するものである。
【００２８】
センサ処理部５０は、調整ＤＡＣ回路部４０から入力された調整値を表すアナログ信号としてのメモリデータに基づいて、センサ１から入力した検出信号の信号処理を行うものである。センサ処理部５０は、信号処理した検出信号をセンサ出力として外部機器に出力する。
【００２９】
以上が、データ消失復帰装置３の全体構成である。図１に示される構成では、データ消失復帰装置３が外部と通信を行っている間のみ、クロックが発振されて外部メモリ２へのアクセスが可能となり、センサ１の調整値が調整ＤＡＣ回路部４０に保持される。また、データ消失復帰装置３からセンサ出力が出力されている間はノイズ対策のために発振制御部１０の発振が停止されて全てのロジックがスリープ状態になる。
【００３０】
次に、上記データ消失復帰装置３のうち通信処理部３０の構成について説明する。図２は、上記通信処理部３０の構成を示したブロック図である。
【００３１】
通信処理部３０は、上述のように、外部メモリ２からメモリデータを読み出して調整ＤＡＣ回路部４０に入力する機能を有する。さらに、通信処理部３０は、外部メモリ２から読み出したメモリデータが消失していないか常に判定し、消失している場合にはメモリデータを自己修復する機能を有している。
【００３２】
このような通信処理部３０は、制御ロジック回路部３１と、記憶保持回路部３２と、ＯＲ回路３３とを備えている。記憶保持回路部３２は、データ保持レジスタ３４と消失検知回路部３５とを備えている。
【００３３】
制御ロジック回路部３１は、外部メモリ２に記憶されたメモリデータを読み出し、記憶保持回路部３２のデータ保持レジスタ３４に記憶するものである。具体的には、制御ロジック回路部３１は、予め決められた演算式に従ってメモリデータからエラー検出用データを生成し、外部メモリ２から読み出したメモリデータと生成したエラー検出用データとを記憶保持回路部３２のデータ保持レジスタ３４にそれぞれ記憶する。
【００３４】
ここで、予め決められた演算式は、メモリデータからエラー検出用データとしてパリティを生成する演算式である。本実施形態では、１つのメモリデータが１０ｂｉｔであり、この１０ｂｉｔのメモリデータに対して２ｂｉｔのパリティＰ０、Ｐ１が生成される。
【００３５】
パリティＰ０は、Ｐ０＝「０ｂｉｔ目の数値」＾「２ｂｉｔ目の数値」＾「４ｂｉｔ目の数値」＾「６ｂｉｔ目の数値」＾「８ｂｉｔ目の数値」により演算される。また、パリティＰ１は、Ｐ１＝「１ｂｉｔ目の数値」＾「３ｂｉｔ目の数値」＾「５ｂｉｔ目の数値」＾「７ｂｉｔ目の数値」＾「９ｂｉｔ目の数値」により演算される。各式中の「＾」の記号は排他的論理和を表し、０または１の各数値の排他的論理和を演算することを示している。
【００３６】
また、制御ロジック回路部３１は、通常はスリープ状態になっており、記憶保持回路部３２に記憶されたメモリデータが消失したことを示すエラー信号が入力されると、該エラー信号が入力されている間にスリープ状態を解除して強制的にウェイクアップする。そして、上記のように再び外部メモリ２からメモリデータを読み出してデータ保持レジスタ３４に記憶する。これにより、データ保持レジスタ３４で消失したメモリデータをデータ保持レジスタ３４に復帰させる。
【００３７】
記憶保持回路部３２は、制御ロジック回路部３１からメモリデータおよびエラー検出用データが書き込まれる記憶保持手段である。この記憶保持回路部３２は、通信処理部３０に複数備えられており、各記憶保持回路部３２にそれぞれ異なる調整値が記憶されている。すなわち、記憶保持回路部３２は、調整値ごとに設けられている。各記憶保持回路部３２の構成は共通しており、図２では１つの記憶保持回路部３２のみを示してある。
【００３８】
記憶保持回路部３２に備えられたデータ保持レジスタ３４は、１０ｂｉｔのメモリデータと２ｂｉｔのエラー検出用データ（パリティＰ０、Ｐ１）を記憶するレジストである。このデータ保持レジスタ３４は、例えばフリップフロップにより構成されている。したがって、データ保持レジスタ３４に電源が供給されている間はメモリデータを保持できるが、電源の供給が停止あるいは一定値以上電圧低下するとメモリデータを保持できずに消失する。なお、データ消失復帰装置３のリセット時（電源の供給停止からの復帰時はリセットと同じ）には、データ保持レジスタ３４にはデフォルト値が入力される。
【００３９】
消失検知回路部３５は、データ保持レジスタ３４に記憶されたメモリデータが、電源の瞬間的な停止等により消失していないかを検知するものである。このため、消失検知回路部３５は、制御ロジック回路部３１にて用いられたものと同じ予め決められた演算式に従ってデータ保持レジスタ３４から読み出したメモリデータから検知用データを生成する。つまり、１０ｂｉｔのメモリデータのパリティＰ０’、Ｐ１’を上記と同様にそれぞれ演算する。
【００４０】
具体的には、パリティＰ０’は、データ保持レジスタ３４に記憶されたメモリデータの０ｂｉｔ目の数値、２ｂｉｔ目の数値、４ｂｉｔ目の数値、６ｂｉｔ目の数値、８ｂｉｔ目の数値を用いて排他的論理和が演算される。また、パリティＰ１’は、データ保持レジスタ３４に記憶されたメモリデータの１ｂｉｔ目の数値、３ｂｉｔ目の数値、５ｂｉｔ目の数値、７ｂｉｔ目の数値、９ｂｉｔ目の数値を用いて排他的論理和が演算される。
【００４１】
また、消失検知回路部３５は、データ保持レジスタ３４に記憶されたメモリデータと検知用データとを比較してその結果を出力するために、２つのコンパレータ３６、３７と、ＯＲ回路３８とを備えている。
【００４２】
コンパレータ３６は、消失検知回路部３５で取得されたパリティＰ０’とデータ保持レジスタ３４に記憶された制御ロジック回路部３１で取得されたパリティＰ０とを比較し、一致しなかったときにはエラーフラグを出力する。
【００４３】
コンパレータ３７は、消失検知回路部３５で取得されたパリティＰ１’とデータ保持レジスタ３４に記憶された制御ロジック回路部３１で取得されたパリティＰ１とを比較し、一致しなかったときにはエラーフラグを出力する。
【００４４】
ＯＲ回路３８は、各コンパレータ３６、３７のうち少なくとも一方からエラーフラグを入力したときには、データ保持レジスタ３４に記憶されたメモリデータが消失しているとしてエラーフラグを出力する。
【００４５】
ＯＲ回路３３は、各記憶保持回路部３２の消失検知回路部３５のＯＲ回路３８の出力をそれぞれ入力し、各消失検知回路部３５のうち少なくとも１つからエラーフラグを入力したときには制御ロジック回路部３１にエラー信号を入力するものである。
【００４６】
以上が本実施形態に係るデータ消失復帰システムの全体構成である。
【００４７】
次に、データ消失復帰装置３に供給されている電源が瞬間的に停止する等によりデータ保持レジスタ３４に記憶されたメモリデータが消失した場合、制御ロジック回路部３１がデータ保持レジスタ３４に該メモリデータを復帰させる方法について説明する。
【００４８】
図３は、通信処理部３０の制御ロジック回路部３１が、消失したデータ保持レジスタ３４のメモリデータを復帰させる内容を示したフローチャートである。上述のように、制御ロジック回路部３１は、通常スリープ状態になっている。このようなスリープ状態の制御ロジック回路部３１にＯＲ回路３３からエラー信号が入力されると、図３に示されるフローがスタートする。
【００４９】
なお、図３のフローは、１つの記憶保持回路部３２のデータ保持レジスタ３４に対するメモリデータの修復について示されている。複数の記憶保持回路部３２それぞれに対するメモリデータの修復は、以下のフローが並列に実行されることにより実現される。
【００５０】
まず、ステップ１００では、発振制御部１０のセラロック１１の発振が開始される。すなわち、制御ロジック回路部３１が外部メモリ２からメモリデータを読み出すときにクロックを用いる。このため、消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されると、制御ロジック回路部３１が強制的にウェイクアップされる。そして、制御ロジック回路部３１から発振制御部１０にセラロック１１の発振を開始する指令が出される。これにより、発振制御部１０から制御ロジック回路部３１にクロックが入力される。以下、制御ロジック回路部３１はクロックに従って信号の処理を行う。なお、本ステップを実行する手段は、本発明のウェイクアップ手段に相当する。
【００５１】
ステップ１１０では、１回目のデータの読み出しが行われる。上述のように、外部メモリ２には同じ内容のメモリデータが異なる記憶領域に３つ記憶されている。本ステップでは、そのうちの１つが制御ロジック回路部３１に読み出される。
【００５２】
ステップ１２０では、２回目のデータの読み出しが行われる。すなわち、ステップ１１０で読み出されなかった他の記憶領域に記憶されているメモリデータが制御ロジック回路部３１に読み出される。
【００５３】
ステップ１３０では、３回目のデータの読み出しが行われる。本ステップでは、ステップ１１０、１２０で読み出されなかった残りの１つの記憶領域に記憶されているメモリデータが制御ロジック回路部３１に読み出される。このようにして、同じ内容の３つのメモリデータが読み出される。なお、上記ステップ１１０〜１３０を実行する手段は、本発明の読み出し手段に相当する。
【００５４】
続いて、ステップ１４０では、ステップ１１０〜１３０で読み出された各メモリデータが一致しているか否かが判定される。ここで、「一致しているか否か」の判定基準として多数決が採用される。すなわち、３つのメモリデータの多数決が取られ、２つ以上一致していれば一致していると判定される。もちろん、すべてのメモリデータが一致している場合も「２つ以上一致」に該当し、一致していると判定される。
【００５５】
このように、外部メモリ２に同じ内容のメモリデータを３つ書き込んでおき、データ保持レジスタ３４にメモリデータを書き込む際には多数決をすることで、メモリデータの信頼性を高めることができる。
【００５６】
ステップ１４０にて一致していると判定された場合、ステップ１５０に進む。一方、２メモリデータが２つ以上一致しなかった場合にはステップ１７０に進む。なお、本ステップを実行する手段は、本発明の判定手段に相当する。
【００５７】
ステップ１５０では、データ設定が行われる。このため、まず、外部メモリ２から制御ロジック回路部３１に読み出され一致したと判定されたメモリデータからエラー検出用データが生成される。このエラー検出用データの生成は、予め決められた演算式に従って行われる。該予め決められた演算式は、上述のように、メモリデータからパリティＰ０、Ｐ１を生成する演算式である。
【００５８】
そして、生成されたエラー検出用データと外部メモリ２から読み出したメモリデータとが制御ロジック回路部３１から記憶保持回路部３２のデータ保持レジスタ３４に書き込まれ、記憶される。なお、本ステップを実行する手段は、本発明の記憶手段に相当する。
【００５９】
ステップ１６０では、発振が停止される。すなわち、上記ステップ１５０によってデータ保持レジスタ３４にメモリデータが記憶されたことにより、消失検知回路部３５において制御ロジック回路部３１で用いられた演算式と同じ演算式によって検知用データが生成される。つまり、データ保持レジスタ３４に記憶されたメモリデータのパリティＰ０’、Ｐ１’が生成される。これにより、検知用データとエラー検出用データとが一致するため、各コンパレータ３６、３７やＯＲ回路３８からエラーフラグが出力されず、ＯＲ回路３３からもエラー信号が出力されなくなる。したがって、消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されなくなる。
【００６０】
制御ロジック回路部３１は、エラー信号が入力されている間に強制的にウェイクアップさせられているため、制御ロジック回路部３１にエラー信号が入力されなくなったことにより、制御ロジック回路部３１はスリープ状態に戻る。つまり、制御ロジック回路部３１ではクロックを用いた処理が行われないので、制御ロジック回路部３１から発振制御部１０にセラロック１１の発振を停止する指令が出される。これにより、発振制御部１０のクロック生成が停止する。なお、本ステップを実行する手段は、本発明のスリープ手段に相当する。以上のようにして、データ保持レジスタ３４のメモリデータの修復処理が完了する。
【００６１】
また、ステップ１４０でデータが一致しないと判定された場合、ステップ１７０では、不一致回数が一定数以上か否かが判定される。これは、データ読みだしの際にデータ消失復帰装置３における電圧が安定していなかった可能性があり、メモリデータの読み出しに失敗した可能性があるためである。したがって、ステップ１４０でデータが一致しないと判定された不一致の回数が一定数以上でなければ、再度読み出しを行うべくステップ１１０に戻る。なお、本ステップにおける一定数とは、例えば２回である。
【００６２】
一方、不一致回数が一定数以上の場合には、メモリデータの修復は不可能であるとしてステップ１８０に進む。
【００６３】
ステップ１８０では、報知処理が行われる。つまり、データ保持レジスタ３４に対するメモリデータの修復ができないため、センサ処理部５０における検出信号の信号処理も正しく行われなくなる。このため、異常が外部に知られるように、データ保持レジスタ３４に異常データが書き込まれる。これにより、センサ処理部５０から明らかに異常値を示すセンサ出力が出力され、外部に出力される。このようにして、外部にエラーが明確に伝えられる。
【００６４】
この場合、消失検知回路部３５から制御ロジック回路部３１には常にエラー信号が入力されるため、制御ロジック回路部３１はウェイクアップし続ける。
【００６５】
なお、その後の処置に関しては、データ消失復帰装置３からセンサ出力を受け取った外部機器により判定される。例えば、外部機器がデータ消失復帰装置３から受け取ったセンサ出力を用いないで処理を行うとか、データ消失復帰装置３を交換する等である。
【００６６】
以上説明したように、本実施形態では、制御ロジック回路部３１によって外部メモリ２からメモリデータを読み出し、データ保持レジスタ３４に記憶することが特徴となっている。また、データ保持レジスタ３４に記憶したメモリデータが電源の瞬間的な停止等により消失した場合には、制御ロジック回路部３１により再び外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶することが特徴となっている。
【００６７】
これにより、データ消失復帰装置３にメモリデータが記憶された外部メモリ２を備えない構成とすることができる。したがって、データ消失復帰装置３内部に不揮発性メモリを設ける必要がなくなる。このため、データ消失復帰装置３の回路規模を小さくすることができる。
【００６８】
データ消失復帰装置３が故障した場合には、該データ消失復帰装置３のみを交換することが可能となり、センサ１および外部メモリ２については交換することなく使用し続けることができる。このように、データ消失復帰装置３の汎用性を高めることができる。
【００６９】
また、制御ロジック回路部３１は、外部機器の指令を受けてデータ保持レジスタ３４のメモリデータを修復しているのではなく、制御ロジック回路部３１自身がエラー信号を入力することによって該メモリデータを修復している。したがって、制御ロジック回路部３１が外部機器から指令を受けてメモリデータを修復させる場合よりも修復時間を短くすることができる。これにより、メモリデータが壊れた際に短時間で修復しなくてはいけないような場合に素早く対応することができる。
【００７０】
例えば、ＥＣＵ等の外部機器から指示を受けてメモリデータの修復を行う場合はｍｓのオーダーでメモリデータの修復が行われるが、制御ロジック回路部３１がメモリデータを自己修復する場合はμｓのオーダーでメモリデータの修復を行うことができる。このように、制御ロジック回路部３１自身がメモリデータの修復を行うことにより、短時間で修復が可能となる。
【００７１】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、制御ロジック回路部３１が特許請求の範囲の制御手段に対応し、データ保持レジスタ３４が特許請求の範囲のデータ保持手段に対応する。また、消失検知回路部３５が特許請求の範囲の消失検知手段に対応する。
【００７２】
また、図３中に示したステップは、機能を実現するための手段に対応するものであり、上記図３に示したフローチャートの各ステップをハードウェアとして構成することもできる。
【００７３】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図４は、本実施形態に係るデータ消失復帰装置３を含んだデータ消失復帰システムの全体図である。この図に示されるように、データ消失復帰装置３はクロックを生成するものとしてＣＲ発振部６０を備えている。
【００７４】
このＣＲ発振部６０は、セラロック１１を用いた発振制御部１０よりも起動が速く、高速起動が可能である。したがって、第１実施形態よりもより速くメモリデータの修復を行うことができる。
【００７５】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、複数のセンサ１から検出信号をそれぞれ入力し、信号処理を行ってセンサ出力することが特徴となっている。
【００７６】
図５は、本実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。この図に示されるように、データ消失復帰装置３は、複数のセンサ１に対応したセンサ処理部５０および調整ＤＡＣ回路部４０を備えている。通信ドライバ２０および通信処理部３０は各センサ処理部５０および各調整ＤＡＣ回路部４０に対して共通になっている。
【００７７】
複数のセンサ１は、異なる物理量をそれぞれ検出するものでも良いし、同じ物理量をそれぞれ検出するものでも良い。
【００７８】
通信処理部３０には、調整値の数に応じて記憶保持回路部３２が設けられている。したがって、センサ１の数が増えたとしても、各センサ１に対応した調整値が外部メモリ２から読み出されて各データ保持レジスタ３４にそれぞれ記憶される。
【００７９】
外部メモリ２には、各センサ１に対する調整値のメモリデータが記憶されており、通信処理部３０によって読み出されると共に、調整値に対応したセンサ１に係る調整ＤＡＣ回路部４０を介してセンサ処理部５０に入力されて利用される。そして、各センサ処理部５０からセンサ出力１〜３がそれぞれ出力されることとなる。
【００８０】
このように、複数のセンサ１を使用する構成でさらに複数の調整値がある場合には、通信処理部３０が共通になっている。このため、通信処理部３０において各データ保持レジスタ３４のメモリデータのいずれかが消失した場合、制御ロジック回路部３１にエラー信号が入力されるため、各センサ１に対応したすべての調整値を再設定することとなる。あるいは、データ量が多い場合等は各センサ１に対応した調整値毎にグループにしてデータの消失を検知、再設定することも可能である。
【００８１】
以上のように、複数のセンサ１に対するセンサ処理部５０および調整ＤＡＣ回路部４０を１つのデータ消失復帰装置３にまとめることも可能である。
【００８２】
（他の実施形態）
第１実施形態では、通信処理部３０には複数の記憶保持回路部３２が備えられていたが、１つでも構わない。この場合、記憶保持回路部３２から出力されるエラーフラグがエラー信号として制御ロジック回路部３１に入力されることとなる。
【００８３】
第１、第２実施形態では、センサ１として圧力センサを例に説明したが、これは一例を示したものであり、圧力とは異なる物理量を検出する他のセンサを用いても良い。
【００８４】
第３実施形態示されたデータ消失復帰装置３において、第２実施形態で示されたＣＲ発振部６０を採用しても良い。
【００８５】
上記各実施形態では、エラー検出用データを生成する際にメモリデータのパリティＰ０、Ｐ１を生成する手法が採用されているが、エラー検出用データの生成方法は他の方法であっても良い。例えば、チェックサムやＣＲＣ等の方式を採用することもできる。ＣＲＣ方式では、例えば複数の１６ｂｉｔのデータから１つの１６ｂｉｔのＣＲＣを持たせることができる。
【００８６】
上記各実施形態では、電源が瞬間的に停止し場合について説明した。しかし、電源遮断が続く場合、パワーオンリセットによってデータ保持レジスタ３４の値をデフォルト値にして影響を最小限に抑えると共に、フリップフロップのリセット値がエラーになるようにすることですぐにデフォルト値からの修正が行われるようにしても良い。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。
【図２】図１に示される通信処理部のブロック図である。
【図３】消失したデータ保持レジスタのメモリデータを復帰させる内容を示したフローチャートである。
【図４】本発明の第２実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。
【図５】本発明の第３実施形態に係るデータ消失復帰装置を含んだデータ消失復帰システムの全体図である。
【符号の説明】
【００８８】
１ センサ
２ 外部メモリ
３ データ消失復帰装置
３０ 通信処理部
３１ 制御ロジック回路部
３４ データ保持レジスタ
３５ 消失検知回路部
【特許請求の範囲】
【請求項１】
外部メモリ（２）に記憶されたメモリデータを読み出し、予め決められた演算式に従って前記メモリデータからエラー検出用データを生成する制御手段（３１）と、
前記制御手段（３１）によって前記メモリデータと前記エラー検出用データとが書き込まれるデータ保持手段（３４）と、
前記データ保持手段（３４）に保持された前記メモリデータと前記エラー検出用データとを読み出し、前記制御手段（３１）にて用いられたものと同じ前記予め決められた演算式に従って前記データ保持手段（３４）から読み出した前記メモリデータから検知用データを生成し、前記検知用データと前記データ保持手段（３４）から読み出した前記エラー検出用データとを比較して一致しなかったときには、前記データ保持手段（３４）に記憶された前記メモリデータが消失しているとしてエラー信号を出力する消失検知手段（３５）とを備えたデータ消失復帰装置であって、
前記制御手段（３１）は、通常はスリープ状態になっており、前記消失検知手段（３５）から前記エラー信号が入力されている間に前記スリープ状態を解除して強制的にウェイクアップし、前記外部メモリ（２）から前記メモリデータを読み出すと共に前記予め決められた演算式に従って前記エラー検出用データを生成した後、前記メモリデータと前記エラー検出用データとを前記データ保持手段（３４）に書き込むことにより、前記データ保持手段（３４）で消失した前記メモリデータを前記データ保持手段（３４）に復帰させることを特徴とするデータ消失復帰装置。
【請求項２】
前記外部メモリ（２）には、同じ内容を示す複数の前記メモリデータが異なる記憶領域にそれぞれ記憶されており、
前記制御手段（３１）は、
前記消失検知手段（３５）から前記エラー信号が入力されると前記制御手段（３１）を強制的にウェイクアップするウェイクアップ手段（１００）と、
前記制御手段（３１）のウェイクアップ後に、前記外部メモリ（２）において前記異なる記憶領域にそれぞれ記憶された前記同じ内容のメモリデータをそれぞれ読み出す読み出し手段（１１０〜１３０）と、
前記外部メモリ（２）から読み出した複数個の同じ内容を示す前記メモリデータがそれぞれ一致しているか否かを判定する判定手段（１４０）と、
複数個の同じ内容を示す前記メモリデータが一致していたときには、該一致した前記メモリデータを用いて前記予め決められた演算式に従って前記エラー検出用データを生成し、生成した前記エラー検出用データと前記外部メモリ（２）から読み出した前記メモリデータとを前記データ保持手段（３４）に記憶する記憶手段（１５０）と、
前記記憶手段（１５０）によって前記メモリデータが前記データ保持手段（３４）に記憶されたことにより、前記消失検知手段（３５）から前記エラー信号が入力されなくなると、前記制御手段（３１）を前記スリープ状態に戻すスリープ手段（１６０）とを備えていることを特徴とする請求項１に記載のデータ消失復帰装置。
【請求項３】
前記予め決められた演算式は、前記メモリデータからパリティを生成するものであることを特徴とする請求項１または２に記載のデータ消失復帰装置。
【請求項４】
前記予め決められた演算式は、前記メモリデータからＣＲＣを生成するものであることを特徴とする請求項１または２に記載のデータ消失復帰装置。
【請求項５】
前記予め決められた演算式は、前記メモリデータからチェックサムを生成するものであることを特徴とする請求項１または２に記載のデータ消失復帰装置。
【請求項１】
外部メモリ（２）に記憶されたメモリデータを読み出し、予め決められた演算式に従って前記メモリデータからエラー検出用データを生成する制御手段（３１）と、
前記制御手段（３１）によって前記メモリデータと前記エラー検出用データとが書き込まれるデータ保持手段（３４）と、
前記データ保持手段（３４）に保持された前記メモリデータと前記エラー検出用データとを読み出し、前記制御手段（３１）にて用いられたものと同じ前記予め決められた演算式に従って前記データ保持手段（３４）から読み出した前記メモリデータから検知用データを生成し、前記検知用データと前記データ保持手段（３４）から読み出した前記エラー検出用データとを比較して一致しなかったときには、前記データ保持手段（３４）に記憶された前記メモリデータが消失しているとしてエラー信号を出力する消失検知手段（３５）とを備えたデータ消失復帰装置であって、
前記制御手段（３１）は、通常はスリープ状態になっており、前記消失検知手段（３５）から前記エラー信号が入力されている間に前記スリープ状態を解除して強制的にウェイクアップし、前記外部メモリ（２）から前記メモリデータを読み出すと共に前記予め決められた演算式に従って前記エラー検出用データを生成した後、前記メモリデータと前記エラー検出用データとを前記データ保持手段（３４）に書き込むことにより、前記データ保持手段（３４）で消失した前記メモリデータを前記データ保持手段（３４）に復帰させることを特徴とするデータ消失復帰装置。
【請求項２】
前記外部メモリ（２）には、同じ内容を示す複数の前記メモリデータが異なる記憶領域にそれぞれ記憶されており、
前記制御手段（３１）は、
前記消失検知手段（３５）から前記エラー信号が入力されると前記制御手段（３１）を強制的にウェイクアップするウェイクアップ手段（１００）と、
前記制御手段（３１）のウェイクアップ後に、前記外部メモリ（２）において前記異なる記憶領域にそれぞれ記憶された前記同じ内容のメモリデータをそれぞれ読み出す読み出し手段（１１０〜１３０）と、
前記外部メモリ（２）から読み出した複数個の同じ内容を示す前記メモリデータがそれぞれ一致しているか否かを判定する判定手段（１４０）と、
複数個の同じ内容を示す前記メモリデータが一致していたときには、該一致した前記メモリデータを用いて前記予め決められた演算式に従って前記エラー検出用データを生成し、生成した前記エラー検出用データと前記外部メモリ（２）から読み出した前記メモリデータとを前記データ保持手段（３４）に記憶する記憶手段（１５０）と、
前記記憶手段（１５０）によって前記メモリデータが前記データ保持手段（３４）に記憶されたことにより、前記消失検知手段（３５）から前記エラー信号が入力されなくなると、前記制御手段（３１）を前記スリープ状態に戻すスリープ手段（１６０）とを備えていることを特徴とする請求項１に記載のデータ消失復帰装置。
【請求項３】
前記予め決められた演算式は、前記メモリデータからパリティを生成するものであることを特徴とする請求項１または２に記載のデータ消失復帰装置。
【請求項４】
前記予め決められた演算式は、前記メモリデータからＣＲＣを生成するものであることを特徴とする請求項１または２に記載のデータ消失復帰装置。
【請求項５】
前記予め決められた演算式は、前記メモリデータからチェックサムを生成するものであることを特徴とする請求項１または２に記載のデータ消失復帰装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１０２４３４（Ｐ２０１０−１０２４３４Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００８−２７１９５１（Ｐ２００８−２７１９５１）
【出願日】平成２０年１０月２２日（２００８．１０．２２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２０年１０月２２日（２００８．１０．２２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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