パラレル・シリアル変換回路
【目的】一定バイト幅の入力データから可変バイト幅の出力データを得るパラレル・シリアル変換回路の小型化を図る。
【構成】フレーム長カウンタ１０がフレーム信号ＦＳのパルス間隔を計測し出力すべきデータ幅を識別しそれに応じた制御信号ＣＳを出力する。前段のパラレル・シリアル変換器４０は６バイト幅の入力データ信号ＩＤを第１の出力バイト幅（２バイト）のデータ信号ＭＤ１，ＭＤ２に変換する。後段のパラレル・シリアル変換器５０はデータ信号ＭＤ１を第２の出力バイト幅（１バイト）のデータ信号ＮＤに変換する。データセレクタ６０は制御信号ＣＳに応じてデータ信号ＭＤ２，ＮＤのいずれかを選択し出力データ信号ＯＤ２，ＯＤ１として出力する。
【構成】フレーム長カウンタ１０がフレーム信号ＦＳのパルス間隔を計測し出力すべきデータ幅を識別しそれに応じた制御信号ＣＳを出力する。前段のパラレル・シリアル変換器４０は６バイト幅の入力データ信号ＩＤを第１の出力バイト幅（２バイト）のデータ信号ＭＤ１，ＭＤ２に変換する。後段のパラレル・シリアル変換器５０はデータ信号ＭＤ１を第２の出力バイト幅（１バイト）のデータ信号ＮＤに変換する。データセレクタ６０は制御信号ＣＳに応じてデータ信号ＭＤ２，ＮＤのいずれかを選択し出力データ信号ＯＤ２，ＯＤ１として出力する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパラレル・シリアル変換回路に関し、特にＡＴＭ（非同期転送モード）交換のセルデータのバイト単位のデータ幅縮小変換処理を行う回路に関する。
【０００２】
【従来の技術】ＡＴＭ交換のセルデータ処理装置内においては通常、５３バイトのＡＴＭセルは１バイトのダミーデータを付加されて５４バイトとなり、９×６バイトのブロック状に編成され、さらに必要に応じ５４×１バイト（ダミーデータ削除時は５３×１バイト）のブロックあるいは２７×２バイトのブロックに変換及びそれから逆変換されフレームパルスに同期して処理される。基本となるクロック信号の周期をＴとすると、フレームパルスの周期は１バイト単位のときは５３Ｔ、２バイト単位のときは２７Ｔである。このようにデータの処理バイト単位を大きな値から小さな値へ縮小変換する場合、パラレル・シリアル変換回路を用いている。
【０００３】従来のパラレル・シリアル変換回路は、図２R>２に示すように、固定のバイト変換比率を有する１段のパラレル・シリアル変換器７０で構成されており、もし出力データ幅を可変させて出力するならば、その可変幅ごとに回路を構成する。
【０００４】
【発明が解決しようとする課題】この従来のパラレル・シリアル変換回路では、一定の入力データ幅で入力されるデータを出力データ幅を可変させて出力するとき、その出力データ幅に応じてデータ幅の縮小比率を可変することができないため、入力データ幅を目的の出力データ幅に直接変換する回路を出力データ幅ごとに構成する必要があり、装置が大型化するとともに経費が高くなるという問題点がある。
【０００５】
【課題を解決するための手段】本発明のパラレル・シリアル変換回路は、一定バイト幅の入力データをパラレル・シリアル変換し可変バイト幅の出力データを得るパラレル・シリアル変換回路において、前記出力データの出力すべきバイト幅に応じて入力されるフレーム信号の周期を基本クロックで計測し前記出力すべきバイト幅が第１のバイト幅及びこれより小さな第２のバイト幅のいずれであるかを識別し識別結果を示す制御信号を出力するフレーム長カウンタと、前記入力データをパラレル・シリアル変換し前記第１のバイト幅のデータとして出力する第１のパラレル・シリアル変換器と、前記第１のパラレル・シリアル変換器の出力データをパラレル・シリアル変換し前記第２のバイト幅のデータとして出力する第２のパラレル・シリアル変換器と、前記フレーム長カウンタからの前記制御信号に応じて前記第１のパラレル・シリアル変換器及び前記第２のパラレル・シリアル変換器のいずれかの出力を選択し前記可変バイト幅の出力データとして出力するデータセレクタとを備えている。
【０００６】また、前記第１のパラレル・シリアル変換器の出力データを前記第２のパラレル・シリアル変換器の入力として同期して出力させるための分周クロックを前記基本クロックの分周により発生させるクロック分周器と、前記フレーム長カウンタからの制御信号に応じて前記基本クロック及び前記分周クロックのいずれかを選択し前記第１のパラレル・シリアル変換器に供給するクロックセレクタとを含むことができる。
【０００７】
【実施例】次に、本発明について図面を参照して説明する。
【０００８】図１は本発明の一実施例のブロック構成図であり、入力データ幅が６バイト（４８ビット）一定で出力データ幅が１バイト（８ビット）及び２バイト（１６ビット）の可変の場合を示す。なお、データ出力の周期は“Ｔ”一定である。すなわち、出力データ幅が１バイトのときのデータ入力速度は６バイト／６Ｔ、出力データ幅が２バイトのときのデータ入力速度は６バイト／３Ｔとなる。
【０００９】本実施例のパラレル・シリアル変換回路は、可変する出力データ幅に応じて入力されるフレーム信号ＦＳのフレームパルス間隔を周期Ｔの基本のクロック信号Ｃ１で計測して出力データ幅を判定し判定結果を示す制御信号ＣＳを出力するフレーム長カウンタ１０と、クロック信号Ｃ１を２分周した周期２Ｔの分周クロック信号Ｃ２を生成するクロック分周器２０と、入力クロック信号Ｃ１及び分周クロック信号Ｃ２のいずれかを制御信号ＣＳに応じて選択するクロックセレクタ３０と、６バイト単位の入力データ信号ＩＤ（ＩＤ１：周期６Ｔ、ＩＤ２：周期３Ｔ）をクロックセレクタ３０からのクロック信号に従ってパラレル・シリアル変換し２バイト単位のデータ信号ＭＤ（ＭＤ１：周期２Ｔ、ＭＤ２：周期Ｔ）として出力する第１のパラレル・シリアル変換器４０と、２バイト単位のデータ信号ＭＤ１を入力クロック信号Ｃ１に従ってパラレル・シリアル変換し１バイト単位のデータ信号ＮＤ（周期Ｔ）として出力する第２のパラレル・シリアル変換器５０と、データ信号ＭＤ２及びデータ信号ＮＤのいずれかを制御信号ＣＳに応じて選択し２バイト単位の出力データ信号ＯＤ２（周期Ｔ）あるいは１バイト単位の出力データ信号ＯＤ１（周期Ｔ）として出力するデータセレクタ６０とを備えている。なお、クロック分周器２０はパラレル・シリアル変換器５０に含めて構成することができる。
【００１０】次に動作を説明する。
【００１１】フレーム長カウンタ１０は、クロック信号Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレームパルス間隔をカウントし、フレームパルス間隔が２７Ｔの場合は出力データ信号のデータ幅が２バイト（ＯＤ２）であると判定し制御信号ＣＳを２バイトを示す値（例えば“１”）にして出力し、フレームパルス間隔が５３Ｔの場合は出力データ信号のデータ幅が１バイト（ＯＤ１）であると判定し制御信号ＣＳを１バイトを示す値（例えば“０”）にして出力する。
【００１２】制御信号ＣＳが“１”（出力データ幅２バイト）のときは、クロックセレクタ３０は入力クロック信号Ｃ１を選択し、パラレル・シリアル変換器４０は２バイト幅のデータ信号ＭＤ２を出力し、データセレクタ６０がこのデータ信号ＭＤ２を選択して出力データ信号ＯＤ２として出力する。
【００１３】制御信号ＣＳが“０”（出力データ幅１バイト）のときは、クロックセレクタ３０は分周クロック信号Ｃ２を選択し、パラレル・シリアル変換器４０はデータ信号ＭＤ１を出力し、パラレル・シリアル変換器５０はデータ信号ＭＤ１のデータ幅を半分の１バイトに縮小したデータ信号ＮＤを出力し、データセレクタ６０がこのデータ信号ＮＤを選択して出力データ信号ＯＤ１として出力する。
【００１４】すなわち、本パラレル・シリアル変換回路は、出力すべきＡＴＭセルデータ等の出力データ信号の２種類のデータ幅を識別するための制御信号を外部から供給せずに、出力データ信号の同期を合わせるために入力されたフレーム信号を利用して回路内部で自律的に指定された出力データ幅を認識して、パラレル・シリアル変換器の直列接続の組み合わせを変更することにより出力データ幅を可変とすることができる。このことにより、従来技術では６バイト（４８ビット）から１バイト（８ビット）、及び６バイトから２バイト（１６ビット）にそれぞれ変換する大容量の変換器を２つ使用する必要があるが、本発明によれば６バイトから２バイトに変換する変換器が１つの他に２バイトから１バイトに変換する小容量の変換器が１つあればよい。
【００１５】
【発明の効果】本発明のパラレル・シリアル変換回路は、入力データを出力すべきバイト幅のうち大きな方のバイト幅の出力データに変換する第１のパラレル・シリアル変換器と、第１のパラレル・シリアル変換器により入力バイト幅より小さなバイト幅となったデータから他の出力すべきバイト幅の出力データに変換する小容量の第２のパラレル・シリアル変換器とを備え、同時に入力されるフレーム信号から出力すべきデータ幅を自律的に認識し直列接続された第１及び第２のいずれかのパラレル・シリアル変換器の出力を選択することにより可変バイト幅の出力データを得るので、回路を小型化でき装置の大型化及び経費の増大化が防止できる。また、出力すべきデータ幅を外部から指示するための制御回路を必要としないので装置構成が簡略化される。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図である。
【図２】従来のパラレル・シリアル変換回路を示す図である。
【符号の説明】
１０ フレーム長カウンタ
２０ クロック分周器
３０ クロックセレクタ
４０，５０ パラレル・シリアル変換器
６０ データセレクタ
【０００１】
【産業上の利用分野】本発明はパラレル・シリアル変換回路に関し、特にＡＴＭ（非同期転送モード）交換のセルデータのバイト単位のデータ幅縮小変換処理を行う回路に関する。
【０００２】
【従来の技術】ＡＴＭ交換のセルデータ処理装置内においては通常、５３バイトのＡＴＭセルは１バイトのダミーデータを付加されて５４バイトとなり、９×６バイトのブロック状に編成され、さらに必要に応じ５４×１バイト（ダミーデータ削除時は５３×１バイト）のブロックあるいは２７×２バイトのブロックに変換及びそれから逆変換されフレームパルスに同期して処理される。基本となるクロック信号の周期をＴとすると、フレームパルスの周期は１バイト単位のときは５３Ｔ、２バイト単位のときは２７Ｔである。このようにデータの処理バイト単位を大きな値から小さな値へ縮小変換する場合、パラレル・シリアル変換回路を用いている。
【０００３】従来のパラレル・シリアル変換回路は、図２R>２に示すように、固定のバイト変換比率を有する１段のパラレル・シリアル変換器７０で構成されており、もし出力データ幅を可変させて出力するならば、その可変幅ごとに回路を構成する。
【０００４】
【発明が解決しようとする課題】この従来のパラレル・シリアル変換回路では、一定の入力データ幅で入力されるデータを出力データ幅を可変させて出力するとき、その出力データ幅に応じてデータ幅の縮小比率を可変することができないため、入力データ幅を目的の出力データ幅に直接変換する回路を出力データ幅ごとに構成する必要があり、装置が大型化するとともに経費が高くなるという問題点がある。
【０００５】
【課題を解決するための手段】本発明のパラレル・シリアル変換回路は、一定バイト幅の入力データをパラレル・シリアル変換し可変バイト幅の出力データを得るパラレル・シリアル変換回路において、前記出力データの出力すべきバイト幅に応じて入力されるフレーム信号の周期を基本クロックで計測し前記出力すべきバイト幅が第１のバイト幅及びこれより小さな第２のバイト幅のいずれであるかを識別し識別結果を示す制御信号を出力するフレーム長カウンタと、前記入力データをパラレル・シリアル変換し前記第１のバイト幅のデータとして出力する第１のパラレル・シリアル変換器と、前記第１のパラレル・シリアル変換器の出力データをパラレル・シリアル変換し前記第２のバイト幅のデータとして出力する第２のパラレル・シリアル変換器と、前記フレーム長カウンタからの前記制御信号に応じて前記第１のパラレル・シリアル変換器及び前記第２のパラレル・シリアル変換器のいずれかの出力を選択し前記可変バイト幅の出力データとして出力するデータセレクタとを備えている。
【０００６】また、前記第１のパラレル・シリアル変換器の出力データを前記第２のパラレル・シリアル変換器の入力として同期して出力させるための分周クロックを前記基本クロックの分周により発生させるクロック分周器と、前記フレーム長カウンタからの制御信号に応じて前記基本クロック及び前記分周クロックのいずれかを選択し前記第１のパラレル・シリアル変換器に供給するクロックセレクタとを含むことができる。
【０００７】
【実施例】次に、本発明について図面を参照して説明する。
【０００８】図１は本発明の一実施例のブロック構成図であり、入力データ幅が６バイト（４８ビット）一定で出力データ幅が１バイト（８ビット）及び２バイト（１６ビット）の可変の場合を示す。なお、データ出力の周期は“Ｔ”一定である。すなわち、出力データ幅が１バイトのときのデータ入力速度は６バイト／６Ｔ、出力データ幅が２バイトのときのデータ入力速度は６バイト／３Ｔとなる。
【０００９】本実施例のパラレル・シリアル変換回路は、可変する出力データ幅に応じて入力されるフレーム信号ＦＳのフレームパルス間隔を周期Ｔの基本のクロック信号Ｃ１で計測して出力データ幅を判定し判定結果を示す制御信号ＣＳを出力するフレーム長カウンタ１０と、クロック信号Ｃ１を２分周した周期２Ｔの分周クロック信号Ｃ２を生成するクロック分周器２０と、入力クロック信号Ｃ１及び分周クロック信号Ｃ２のいずれかを制御信号ＣＳに応じて選択するクロックセレクタ３０と、６バイト単位の入力データ信号ＩＤ（ＩＤ１：周期６Ｔ、ＩＤ２：周期３Ｔ）をクロックセレクタ３０からのクロック信号に従ってパラレル・シリアル変換し２バイト単位のデータ信号ＭＤ（ＭＤ１：周期２Ｔ、ＭＤ２：周期Ｔ）として出力する第１のパラレル・シリアル変換器４０と、２バイト単位のデータ信号ＭＤ１を入力クロック信号Ｃ１に従ってパラレル・シリアル変換し１バイト単位のデータ信号ＮＤ（周期Ｔ）として出力する第２のパラレル・シリアル変換器５０と、データ信号ＭＤ２及びデータ信号ＮＤのいずれかを制御信号ＣＳに応じて選択し２バイト単位の出力データ信号ＯＤ２（周期Ｔ）あるいは１バイト単位の出力データ信号ＯＤ１（周期Ｔ）として出力するデータセレクタ６０とを備えている。なお、クロック分周器２０はパラレル・シリアル変換器５０に含めて構成することができる。
【００１０】次に動作を説明する。
【００１１】フレーム長カウンタ１０は、クロック信号Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレームパルス間隔をカウントし、フレームパルス間隔が２７Ｔの場合は出力データ信号のデータ幅が２バイト（ＯＤ２）であると判定し制御信号ＣＳを２バイトを示す値（例えば“１”）にして出力し、フレームパルス間隔が５３Ｔの場合は出力データ信号のデータ幅が１バイト（ＯＤ１）であると判定し制御信号ＣＳを１バイトを示す値（例えば“０”）にして出力する。
【００１２】制御信号ＣＳが“１”（出力データ幅２バイト）のときは、クロックセレクタ３０は入力クロック信号Ｃ１を選択し、パラレル・シリアル変換器４０は２バイト幅のデータ信号ＭＤ２を出力し、データセレクタ６０がこのデータ信号ＭＤ２を選択して出力データ信号ＯＤ２として出力する。
【００１３】制御信号ＣＳが“０”（出力データ幅１バイト）のときは、クロックセレクタ３０は分周クロック信号Ｃ２を選択し、パラレル・シリアル変換器４０はデータ信号ＭＤ１を出力し、パラレル・シリアル変換器５０はデータ信号ＭＤ１のデータ幅を半分の１バイトに縮小したデータ信号ＮＤを出力し、データセレクタ６０がこのデータ信号ＮＤを選択して出力データ信号ＯＤ１として出力する。
【００１４】すなわち、本パラレル・シリアル変換回路は、出力すべきＡＴＭセルデータ等の出力データ信号の２種類のデータ幅を識別するための制御信号を外部から供給せずに、出力データ信号の同期を合わせるために入力されたフレーム信号を利用して回路内部で自律的に指定された出力データ幅を認識して、パラレル・シリアル変換器の直列接続の組み合わせを変更することにより出力データ幅を可変とすることができる。このことにより、従来技術では６バイト（４８ビット）から１バイト（８ビット）、及び６バイトから２バイト（１６ビット）にそれぞれ変換する大容量の変換器を２つ使用する必要があるが、本発明によれば６バイトから２バイトに変換する変換器が１つの他に２バイトから１バイトに変換する小容量の変換器が１つあればよい。
【００１５】
【発明の効果】本発明のパラレル・シリアル変換回路は、入力データを出力すべきバイト幅のうち大きな方のバイト幅の出力データに変換する第１のパラレル・シリアル変換器と、第１のパラレル・シリアル変換器により入力バイト幅より小さなバイト幅となったデータから他の出力すべきバイト幅の出力データに変換する小容量の第２のパラレル・シリアル変換器とを備え、同時に入力されるフレーム信号から出力すべきデータ幅を自律的に認識し直列接続された第１及び第２のいずれかのパラレル・シリアル変換器の出力を選択することにより可変バイト幅の出力データを得るので、回路を小型化でき装置の大型化及び経費の増大化が防止できる。また、出力すべきデータ幅を外部から指示するための制御回路を必要としないので装置構成が簡略化される。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図である。
【図２】従来のパラレル・シリアル変換回路を示す図である。
【符号の説明】
１０ フレーム長カウンタ
２０ クロック分周器
３０ クロックセレクタ
４０，５０ パラレル・シリアル変換器
６０ データセレクタ
【特許請求の範囲】
【請求項１】 一定バイト幅の入力データをパラレル・シリアル変換し可変バイト幅の出力データを得るパラレル・シリアル変換回路において、前記出力データの出力すべきバイト幅に応じて入力されるフレーム信号の周期を基本クロックで計測し前記出力すべきバイト幅が第１のバイト幅及びこれより小さな第２のバイト幅のいずれであるかを識別し識別結果を示す制御信号を出力するフレーム長カウンタと、前記入力データをパラレル・シリアル変換し前記第１のバイト幅のデータとして出力する第１のパラレル・シリアル変換器と、前記第１のパラレル・シリアル変換器の出力データをパラレル・シリアル変換し前記第２のバイト幅のデータとして出力する第２のパラレル・シリアル変換器と、前記フレーム長カウンタからの前記制御信号に応じて前記第１のパラレル・シリアル変換器及び前記第２のパラレル・シリアル変換器のいずれかの出力を選択し前記可変バイト幅の出力データとして出力するデータセレクタと、を備えることを特徴とするパラレル・シリアル変換回路。
【請求項２】 前記第１のパラレル・シリアル変換器の出力データを前記第２のパラレル・シリアル変換器の入力として同期して出力させるための分周クロックを前記基本クロックの分周により発生させるクロック分周器と、前記フレーム長カウンタからの制御信号に応じて前記基本クロック及び前記分周クロックのいずれかを選択し前記第１のパラレル・シリアル変換器に供給するクロックセレクタとを含むことを特徴とする請求項１記載のパラレル・シリアル変換回路。
【請求項１】 一定バイト幅の入力データをパラレル・シリアル変換し可変バイト幅の出力データを得るパラレル・シリアル変換回路において、前記出力データの出力すべきバイト幅に応じて入力されるフレーム信号の周期を基本クロックで計測し前記出力すべきバイト幅が第１のバイト幅及びこれより小さな第２のバイト幅のいずれであるかを識別し識別結果を示す制御信号を出力するフレーム長カウンタと、前記入力データをパラレル・シリアル変換し前記第１のバイト幅のデータとして出力する第１のパラレル・シリアル変換器と、前記第１のパラレル・シリアル変換器の出力データをパラレル・シリアル変換し前記第２のバイト幅のデータとして出力する第２のパラレル・シリアル変換器と、前記フレーム長カウンタからの前記制御信号に応じて前記第１のパラレル・シリアル変換器及び前記第２のパラレル・シリアル変換器のいずれかの出力を選択し前記可変バイト幅の出力データとして出力するデータセレクタと、を備えることを特徴とするパラレル・シリアル変換回路。
【請求項２】 前記第１のパラレル・シリアル変換器の出力データを前記第２のパラレル・シリアル変換器の入力として同期して出力させるための分周クロックを前記基本クロックの分周により発生させるクロック分周器と、前記フレーム長カウンタからの制御信号に応じて前記基本クロック及び前記分周クロックのいずれかを選択し前記第１のパラレル・シリアル変換器に供給するクロックセレクタとを含むことを特徴とする請求項１記載のパラレル・シリアル変換回路。
【図１】
【図２】
【図２】
【公開番号】特開平７−１９３５１１
【公開日】平成７年（１９９５）７月２８日
【国際特許分類】
【出願番号】特願平５−３３２４１６
【出願日】平成５年（１９９３）１２月２７日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【出願人】（０００２３２２５４）日本電気通信システム株式会社 (586)
【公開日】平成７年（１９９５）７月２８日
【国際特許分類】
【出願日】平成５年（１９９３）１２月２７日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【出願人】（０００２３２２５４）日本電気通信システム株式会社 (586)
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