ビット数変換回路
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばディジタルテレビジョン受像機の各ディジタル処理ブロックの入出力部に設けて好適なビット数変換回路に関する。
〔発明の概要〕
この発明は、入力される2nビットの信号をｎビットの信号に変換でき、あるいは入力されるｎビットの信号を2nビットの信号に変換できるようにしたことにより、ディジタル処理ブロックの入出力部に設けて、メモリの節約、回路面積、基板のパターン面積の低減を図ることができるようにしたものである。しかも、入力される2nビットの信号をそのまま出力させるようにしたことにより、ディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを、2nビットで伝送する場合にそのまま使用することができ、別個のICの設計を不要とできるようにしたものである。
〔従来の技術〕
第５図はテレビジョン受像機の一例の構成を示すものである。
同図において、入力端子（62Y）からの映像信号Ｙは、A/D変換器（63Y）でディジタル信号に変換されたのち走査線補間回路（65Y）に供給される。このA/D変換器（63Y）でのサンプリング周波数fsは、例えば14MHzとされる。
また、入力端子（62R），（62B）からの赤色差信号Ｒ−Ｙおよび青色差信号Ｂ−Ｙは、それぞれA/D変換器（63R），（63B）でディジタル信号に変換されたのち、切換スイッチ（64）のＲ側、Ｂ側の固定端子に供給される。この切換スイッチ（64）は、サンプリング周期ごとにＲ側およびＢ側に交互に接続される。この切換スイッチ（64）より出力される赤色差信号Ｒ−Ｙ、青色差信号Ｂ−Ｙの時分割信号Ｒ−Y/B−Ｙは、走査線補間回路（65C）に供給される。
走査線補間回路（65Y），（65C）からは、主走査線信号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,Rc−Yc/Bc−Ycが同時に出力される。
また、A/D変換器（63Y）より出力される輝度信号Ｙは、動き検出回路（50）に供給され、この動き検出回路（50）からの動き検出信号は係数発生器（51）に供給される。走査線補間回路（65Y），（65C）の係数器のＫ値は、この係数発生器（51）で発生され、動き検出信号の大きさに応じてその値が変えられる。例えば、静止画部分ではＫ＝０とされ、このＫの最大値は１とされる。
動き検出回路（50）は、第６図に示すように構成される。同図において、A/D変換器（63Y）より供給される輝度信号Ｙは、遅延線を構成するフィールドメモリ（401）および（402）の直列回路に供給される。フィールドメモリ（401）および（402）の直列回路の遅延時間は、１フレーム（263H＋262H）とされる。
フィールドメモリ（401）の入力信号およびフィールドメモリ（402）の出力信号は、減算器（403）に供給されて減算される。この減算器（403）より出力されるフレーム差分信号は、ローパスフィルタ（404）で高域のノイズ成分およびドット妨害成分が除去されたのち絶対値回路（405）で絶対値化される。この絶対値回路（405）の出力信号が動き検出信号とされる。
走査線補間回路（65Y）は、第７図に示すように構成される。同図において、A/D変換器（63Y）より供給される輝度信号Ｙは遅延線を構成するラインメモリ（601）に供給される。このラインメモリ（601）の入力信号および出力信号は加算器（602）に供給されて加算平均され、この加算器（602）の出力信号は係数器（603）でＫ（Ｋ≦１）倍とされたのち加算器（604）に供給される。
また、輝度信号Ｙは遅延線を構成するフィールドメモリ（605）に供給される。このフィールドメモリ（605）での遅延時間は、263Hとされる。このフィールドメモリ（605）の出力信号は、係数器（606）で（１−Ｋ）倍とされたのち加算器（604）に供給される。
第８図は、時間−垂直面の走査線構造を示す図であり、○印は各フィールドの走査線を示している。上述した出力信号をｈ、ラインメモリ（601）の出力信号をｉ、フィールドメモリ（605）の出力信号をｊとすると、これら信号ｈ〜ｊは、第８図に図示する位置関係となる。
走査線補間回路（65Y）において、加算器（602）の出力信号
は動画部分の補間走査線信号ととなると共に、フィールドメモリ（605）の出力信号ｊは静止画部分の補間走査線信号となる。そのため、加算器（604）からは、動画部分および静止画部分の補間走査線信号が動きの程度に応じた割合で加算された補間走査線信号Ycが出力される。補間走査線は、第８図の
印の位置とされる。
また、入力信号ｈは、そのまま主走査線信号Ymとされる。
なお、説明は省略するが、走査線補間回路（65C）も同様に構成される。
この走査線補間回路（65Y），（65C）より出力される主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号Yc,Rc−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）に供給される。この時間圧縮回路（67Y），（67C）では、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Yc,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて連続して出力される。この場合、時間圧縮回路（67C）からは、赤色差信号と青色差信号とが別々に出力される。
時間圧縮回路（67Y），（67C）より出力される倍速の輝度信号、色差信号は、それぞれD/A変換器（68Y），（68R），（68B）でアナログ信号とされる。
D/A変換器（68Y），（68R），（68B）より出力される倍速の輝度信号、色差信号は、それぞれマトリクス回路（73）に供給される。このマトリクス回路（73）より出力される倍速の赤、緑、青色信号R,G,Bは、それぞれアンプ（74R），（74G），（74B）を介してカラー受像管（75）に供給され、このカラー受像管（75）には，走査線数が２倍とされたノンインターレース走査表示がされる。
〔発明が解決しようとする課題〕
ところで、第５図例のようなテレビジョン受像機において、輝度信号Ｙ、色差信号Ｒ−Y,B−Ｙがテレビチューナより出力されるもので、色差信号Ｒ−Y,B−Ｙの帯域が狭い場合には、例えば色差信号Ｒ−Y,B−Ｙのそれぞれのサンプル数が、輝度信号Ｙのサンプル数の1/4とされ、いわゆる4:1:1モードとされる。この場合、A/D変換器（63Y）より出力される輝度信号Ｙが、第９図Ａに示すようであるとき、切換スイッチ（64）より出力される時分割信号Ｒ−Y/B−Ｙは、同図Ｃに示すようになる。一方、色差信号の帯域が広い場合には、例えば色差信号Ｒ−Y,B−Ｙのそれぞれのサンプル数が、輝度信号Ｙのサンプル数の1/2とされ、いわゆる4:2:2モードとされる。この場合、切換スイッチ（64）より出力される時分割信号Ｒ−Y/B−Ｙは、第９図Ｂに示すようになる。
ここで、4:1:1:モードであっても、4:2:2モードであっても、A/D変換器（63R），（63B）では、例えば１サンプル８ビットでもってディジタル信号に変換されて伝送される。
このため、走査線補間回路（65C）に使用される画像用大容量メモリは通常４ビット構成であるが、4:1:1モードであっても、２個単位つまり８ビット単位としてメモリが必要となり、メモリを有効に使用することができなかった。これにより回路面積も大きくなっていた。
また、この4:1:1モードであっても、８ビット単位で伝送するため、基板のパターン面積が大きくなっていた。
このような不都合を解決するためには、例えば4:1:1モードであるときには、８ビットの色差信号Ｒ−Y,B−Ｙを４ビットの信号に変換して伝送すればよい。そして、4:2:2モードのことも考えると、第10図に示すようにディジタル処理ブロック（100）の入出力部に、４ビット/8ビット変換部（100A）、８ビット/4ビット変換部（100B）を設けて、4:2:2モードで８ビットで伝送されるときにはビット数変換をせず、4:1:1モードで４ビットで伝送されるときにはビット数変換をするようにして、各ディジタル処理ブロック（100）のICを双方のモードで使用できるようにすることが望ましい。
そこで、この発明では、このような４ビット/8ビット変換部（100A）、８ビット/4ビット変換部（100B）を構成するビット数変換回路を提供することを目的とするものである。
〔課題を解決するための手段〕
この発明は、2n（ｎは自然数）ビット構成の第１〜第３のラッチ回路（１）〜（３）および切換回路（４）とを有してなり、第１のラッチ回路（１）の2nビット分の出力端子は、第２のラッチ回路（２）の2nビット分の入力端子に接続され、第２のラッチ回路（２）の2nビット分の出力端子は、切換回路（４）の一方の入力側ａに接続され、第１のラッチ回路（１）の上位ｎビット分または下位ｎビット分の入力端子およびその上位ｎビット分または下位ｎビット分の出力端子は、第３のラッチ回路（３）の2nビット分の入力端子に接続され、第３のラッチ回路（３）の2nビット分の出力端子は、切換回路（４）の他方の入力側ｂに接続され、第１のラッチ回路（１）の2nビット分の入力端子に2nビットの信号が入力されるときには、切換回路（４）は一方の入力側ａに接続され、第１のラッチ回路（１）の上位ｎビット分または下位ｎビット分に入力端子にｎビットの信号が入力されるときには、切換回路（４）は他方の入力側ｂに接続され、切換回路（４）の出力側より2nビットの信号を得るものである。
また、この発明は、2n（ｎは自然数）ビット構成の第１および第２のラッチ回路（11），（12）と、ｎビット構成の第３のラッチ回路（13）および切換回路（14）とを有してなり、第１のラッチ回路（11）の上位ｎビット分または下位ｎビット分の出力端子は、第２のラッチ回路（12）の上位ｎビット分または下位ｎビット分の入力端子に接続され、第１のラッチ回路（11）の下位ｎビット分の出力端子は、切換回路（14）の一方の入力側ａに接続され、第１のラッチ回路（11）の上位ｎビット分または下位ｎビット分の出力端子は、第３のラッチ回路（13）を介して切換回路（14）の他方の入力側ｂに接続され、切換回路（14）の出力側は、第２のラッチ回路（12）の下位ｎビット分または上位ｎビット分の入力端子に接続され、切換回路（14）が一方の入力側ａに接続されるときには、第１のラッチ回路（11）の2nビット分の入力端子に入力される2nビットの信号が第２のラッチ回路（12）の2nビット分の出力端子より2nビットの信号のまま出力され、切換回路が一方および他方の入力側a,bに交互に切り換えられるときには、第１のラッチ回路（11）の2nビット分の入力端子に入力される2nビットの信号が第２のラッチ回路（12）の下位ｎビット分または上位ｎビット分の出力端子よりｎビットの信号に変換されて出力されるものである。
〔作用〕
上述構成においては、入力される2nビットの信号をｎビットの信号に変換でき、あるいは入力されるｎビットの信号を2nビットの信号に変換できるので、ディジタル処理ブロックの入出力部に設けることにより、例えば4:1:1モードでは、ディジタル処理ブロックおよびメモリ間は４ビットで伝送することができ、メモリの節約、回路面積、基板のパターン面積の低減を図り得る。また、入力される2nビットの信号をそのまま出力させることもできるので、ディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを4:2:2モードで８ビットで伝送する場合にそのまま使用し得る。
〔実施例〕
第１図は、４ビット/8ビット変換回路の例である。
同図において、（１）〜（３）は、それぞれＤフリップフロップよりなる８ビット構成のラッチ回路である。また、（４）は、８ビット構成の切換スイッチである。
ラッチ回路（１）の８ビット分の出力端子は、ラッチ回路（２）の８ビット分の入力端子に接続される。また、このラッチ回路（２）の８ビット分の出力端子は、切換スイッチ（４）のａ側の固定端子に接続される。
また、ラッチ回路（１）の下位４ビット分の入力端子およびその下位４ビット分の出力端子は、ラッチ回路（３）の８ビット分の入力端子に接続される。このラッチ回路（３）の８ビット分の出力端子は、切換スイッチ（４）のｂ側の固定端子に接続される。
この切換スイッチ（４）は、ラッチ回路（１）の８ビット分の入力端子に、第２図Ａに示すような4:2:2モードでの８ビットの時分割信号が供給されるときにはａ側に接続され、ラッチ回路（１）の下位４ビット分の入力端子に、同図Ｃに示すような4:1:1モードでの４ビットの時分割信号が供給されるときにはｂ側に接続される。同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥は上位４ビットの信号を示している。
以上の構成において、ラッチ回路（１）の８ビット分の入力端子に、第２図Ａに示すような4:2:2モードでの８ビットの時分割信号が供給されるとき、ラッチ回路（２）の８ビット分の出力端子には、同図Ｂに示すように８ビットの信号が出力され、この８ビットの信号が切換スイッチ（４）のａ側を介して出力される。
一方、ラッチ回路（１）の下位４ビット分の入力端子に、同図Ｃに示すような4:1:1モードでの４ビットの時分割信号が供給されるとき、ラッチ回路（２）の下位４ビット分の出力端子には、同図Ｄに示すように４ビットの信号が出力される。そのため、ラッチ回路（３）の８ビット分の出力端子には、同図Ｅに示すように上位、下位のそろった８ビットの信号が復元されて得られ、この８ビットの信号が切換スイッチ（４）のｂ側を介して出力される。
つぎに、第３図は、８ビット/4ビット変換回路の例である。
（11）および（12）は、それぞれＤフリップフロップよりなる８ビット構成のラッチ回路であり、（13）は、Ｄフリップフロップよりなる４ビット構成のラッチ回路である。また、（14）は、４ビット構成の切換スイッチである。
ラッチ回路（11）の上位４ビット分の出力端子は、ラッチ回路（12）の上位４ビット分の入力端子に接続される。ラッチ回路（11）の下位４ビット分の出力端子は、切換スイッチ（14）のａ側の固定端子に接続される。
また、ラッチ回路（11）の上位４ビット分の出力端子は、ラッチ回路（13）を介して切換スイッチ（14）のｂ側の固定端子に接続される。
この切換スイッチ（14）は、ラッチ回路（11）の８ビット分の入力端子に、第４図Ａに示すような4:2:2モードでの８ビットの時分割信号が供給されるときにはａ側に接続され、ラッチ回路（11）の８ビットの入力端子に、同図Ｃに示すような4:1:1モードでの８ビットの時分割信号が供給されるときには、同図Ｆに示すように1/fsの周期ごとにａ側およびｂ側に交互に切換えられる。同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥は上位４ビットの信号を示している。
この切換スイッチ（14）の出力側は、ラッチ回路（12）の下位４ビット分の入力端子に接続される。
以上の構成において、ラッチ回路（11）の８ビット分の入力端子に、第４図Ａに示すような4:2:2モードの８ビットの時分割信号が供給されるとき、ラッチ回路（11）の８ビット分の出力端子には、同図Ｂに示すように８ビットの信号が出力され、この８ビットの信号がラッチ回路（12）の８ビット分の出力端子に出力される。
一方、ラッチ回路（11）の８ビット分の入力端子に、同図Ｃに示すような4:1:1モードでの８ビットの時分割信号が供給されるとき、ラッチ回路（11）の下位４ビット分の出力端子には、同図Ｄに示すように下位４ビットの信号が出力され、ラッチ回路（13）の４ビット分の出力端子には、同図Ｅに示すように上位４ビットの信号が出力される。したがって、切換スイッチ（14）の出力側には、同図Ｇに示すように４ビットの信号が出力され、この４ビットの信号がラッチ回路（12）の下位４ビット分の出力端子に出力される。
このように、第１図例では入力される４ビットの信号を８ビットの信号に変換でき、第３図例では入力される８ビットの信号を４ビットの信号に変換できるので、このような回路をディジタル処理ブロックの入出力部に設けることにより、例えば4:1:1モードでは、ディジタル処理ブロックおよびメモリ間は４ビットで伝送することができ、４ビット単位のメモリを２個単位で使用して構成する必要性はなく、メモリの節約、回路面積の低減を図ることができる。また、伝送ラインを少なくでき、基板のパターン面積の低減を図り、基板の小型化を図ることができる。
また、第１図例、第３図例では、入力される2nビットの信号をそのまま出力させることもできるので、ディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを4:2:2モードで８ビットで伝送する場合にそのまま使用できる。したがって、4:2:2モードに対応したディジタル処理ブロックのICを別個に設計する必要がなくなる。
なお、上述第１図例においては、入力される４ビットの信号を８ビットの信号に変換し得る例を示したものであるが、ｎ（ｎは自然数）ビットの信号を2nビットの信号に変換し得る装置も同様に構成することができる。また、上述第３図例においては、入力される８ビットの信号を４ビットの信号に変換し得る例を示したものであるが、2nビットの信号をｎビットの信号に変換し得る装置も同様に構成することができる。
〔発明の効果〕
この発明によれば、入力される2nビットの信号をｎビットの信号に変換でき、あるいは入力されるｎビットの信号を2nビットの信号に変換でき、この発明に係る回路をディジタル処理ブロックの入出力部に設けることにより、ディジタル処理ブロック、メモリ間をｎビットで伝送することができ、メモリの節約、回路面積、基板のパターン面積の低減を図ることができる。また、入力される2nビットの信号をそのまま出力させることができるので、この発明に係る回路をディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを、2nビットで伝送する場合にそのまま使用することができ、別個のICの設計を不要とできる。
【図面の簡単な説明】
第１図および第３図はこの発明の実施例を示す構成図、第２図および第４図はその説明のための図、第５図はテレビジョン受像機の一例の構成図、第６図〜第10図はその説明のための図である。
（１）〜（３），（11）〜（13）はラッチ回路、（４），（14）は切換スイッチである。
〔産業上の利用分野〕
この発明は、例えばディジタルテレビジョン受像機の各ディジタル処理ブロックの入出力部に設けて好適なビット数変換回路に関する。
〔発明の概要〕
この発明は、入力される2nビットの信号をｎビットの信号に変換でき、あるいは入力されるｎビットの信号を2nビットの信号に変換できるようにしたことにより、ディジタル処理ブロックの入出力部に設けて、メモリの節約、回路面積、基板のパターン面積の低減を図ることができるようにしたものである。しかも、入力される2nビットの信号をそのまま出力させるようにしたことにより、ディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを、2nビットで伝送する場合にそのまま使用することができ、別個のICの設計を不要とできるようにしたものである。
〔従来の技術〕
第５図はテレビジョン受像機の一例の構成を示すものである。
同図において、入力端子（62Y）からの映像信号Ｙは、A/D変換器（63Y）でディジタル信号に変換されたのち走査線補間回路（65Y）に供給される。このA/D変換器（63Y）でのサンプリング周波数fsは、例えば14MHzとされる。
また、入力端子（62R），（62B）からの赤色差信号Ｒ−Ｙおよび青色差信号Ｂ−Ｙは、それぞれA/D変換器（63R），（63B）でディジタル信号に変換されたのち、切換スイッチ（64）のＲ側、Ｂ側の固定端子に供給される。この切換スイッチ（64）は、サンプリング周期ごとにＲ側およびＢ側に交互に接続される。この切換スイッチ（64）より出力される赤色差信号Ｒ−Ｙ、青色差信号Ｂ−Ｙの時分割信号Ｒ−Y/B−Ｙは、走査線補間回路（65C）に供給される。
走査線補間回路（65Y），（65C）からは、主走査線信号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,Rc−Yc/Bc−Ycが同時に出力される。
また、A/D変換器（63Y）より出力される輝度信号Ｙは、動き検出回路（50）に供給され、この動き検出回路（50）からの動き検出信号は係数発生器（51）に供給される。走査線補間回路（65Y），（65C）の係数器のＫ値は、この係数発生器（51）で発生され、動き検出信号の大きさに応じてその値が変えられる。例えば、静止画部分ではＫ＝０とされ、このＫの最大値は１とされる。
動き検出回路（50）は、第６図に示すように構成される。同図において、A/D変換器（63Y）より供給される輝度信号Ｙは、遅延線を構成するフィールドメモリ（401）および（402）の直列回路に供給される。フィールドメモリ（401）および（402）の直列回路の遅延時間は、１フレーム（263H＋262H）とされる。
フィールドメモリ（401）の入力信号およびフィールドメモリ（402）の出力信号は、減算器（403）に供給されて減算される。この減算器（403）より出力されるフレーム差分信号は、ローパスフィルタ（404）で高域のノイズ成分およびドット妨害成分が除去されたのち絶対値回路（405）で絶対値化される。この絶対値回路（405）の出力信号が動き検出信号とされる。
走査線補間回路（65Y）は、第７図に示すように構成される。同図において、A/D変換器（63Y）より供給される輝度信号Ｙは遅延線を構成するラインメモリ（601）に供給される。このラインメモリ（601）の入力信号および出力信号は加算器（602）に供給されて加算平均され、この加算器（602）の出力信号は係数器（603）でＫ（Ｋ≦１）倍とされたのち加算器（604）に供給される。
また、輝度信号Ｙは遅延線を構成するフィールドメモリ（605）に供給される。このフィールドメモリ（605）での遅延時間は、263Hとされる。このフィールドメモリ（605）の出力信号は、係数器（606）で（１−Ｋ）倍とされたのち加算器（604）に供給される。
第８図は、時間−垂直面の走査線構造を示す図であり、○印は各フィールドの走査線を示している。上述した出力信号をｈ、ラインメモリ（601）の出力信号をｉ、フィールドメモリ（605）の出力信号をｊとすると、これら信号ｈ〜ｊは、第８図に図示する位置関係となる。
走査線補間回路（65Y）において、加算器（602）の出力信号
は動画部分の補間走査線信号ととなると共に、フィールドメモリ（605）の出力信号ｊは静止画部分の補間走査線信号となる。そのため、加算器（604）からは、動画部分および静止画部分の補間走査線信号が動きの程度に応じた割合で加算された補間走査線信号Ycが出力される。補間走査線は、第８図の
印の位置とされる。
また、入力信号ｈは、そのまま主走査線信号Ymとされる。
なお、説明は省略するが、走査線補間回路（65C）も同様に構成される。
この走査線補間回路（65Y），（65C）より出力される主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号Yc,Rc−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）に供給される。この時間圧縮回路（67Y），（67C）では、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Yc,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて連続して出力される。この場合、時間圧縮回路（67C）からは、赤色差信号と青色差信号とが別々に出力される。
時間圧縮回路（67Y），（67C）より出力される倍速の輝度信号、色差信号は、それぞれD/A変換器（68Y），（68R），（68B）でアナログ信号とされる。
D/A変換器（68Y），（68R），（68B）より出力される倍速の輝度信号、色差信号は、それぞれマトリクス回路（73）に供給される。このマトリクス回路（73）より出力される倍速の赤、緑、青色信号R,G,Bは、それぞれアンプ（74R），（74G），（74B）を介してカラー受像管（75）に供給され、このカラー受像管（75）には，走査線数が２倍とされたノンインターレース走査表示がされる。
〔発明が解決しようとする課題〕
ところで、第５図例のようなテレビジョン受像機において、輝度信号Ｙ、色差信号Ｒ−Y,B−Ｙがテレビチューナより出力されるもので、色差信号Ｒ−Y,B−Ｙの帯域が狭い場合には、例えば色差信号Ｒ−Y,B−Ｙのそれぞれのサンプル数が、輝度信号Ｙのサンプル数の1/4とされ、いわゆる4:1:1モードとされる。この場合、A/D変換器（63Y）より出力される輝度信号Ｙが、第９図Ａに示すようであるとき、切換スイッチ（64）より出力される時分割信号Ｒ−Y/B−Ｙは、同図Ｃに示すようになる。一方、色差信号の帯域が広い場合には、例えば色差信号Ｒ−Y,B−Ｙのそれぞれのサンプル数が、輝度信号Ｙのサンプル数の1/2とされ、いわゆる4:2:2モードとされる。この場合、切換スイッチ（64）より出力される時分割信号Ｒ−Y/B−Ｙは、第９図Ｂに示すようになる。
ここで、4:1:1:モードであっても、4:2:2モードであっても、A/D変換器（63R），（63B）では、例えば１サンプル８ビットでもってディジタル信号に変換されて伝送される。
このため、走査線補間回路（65C）に使用される画像用大容量メモリは通常４ビット構成であるが、4:1:1モードであっても、２個単位つまり８ビット単位としてメモリが必要となり、メモリを有効に使用することができなかった。これにより回路面積も大きくなっていた。
また、この4:1:1モードであっても、８ビット単位で伝送するため、基板のパターン面積が大きくなっていた。
このような不都合を解決するためには、例えば4:1:1モードであるときには、８ビットの色差信号Ｒ−Y,B−Ｙを４ビットの信号に変換して伝送すればよい。そして、4:2:2モードのことも考えると、第10図に示すようにディジタル処理ブロック（100）の入出力部に、４ビット/8ビット変換部（100A）、８ビット/4ビット変換部（100B）を設けて、4:2:2モードで８ビットで伝送されるときにはビット数変換をせず、4:1:1モードで４ビットで伝送されるときにはビット数変換をするようにして、各ディジタル処理ブロック（100）のICを双方のモードで使用できるようにすることが望ましい。
そこで、この発明では、このような４ビット/8ビット変換部（100A）、８ビット/4ビット変換部（100B）を構成するビット数変換回路を提供することを目的とするものである。
〔課題を解決するための手段〕
この発明は、2n（ｎは自然数）ビット構成の第１〜第３のラッチ回路（１）〜（３）および切換回路（４）とを有してなり、第１のラッチ回路（１）の2nビット分の出力端子は、第２のラッチ回路（２）の2nビット分の入力端子に接続され、第２のラッチ回路（２）の2nビット分の出力端子は、切換回路（４）の一方の入力側ａに接続され、第１のラッチ回路（１）の上位ｎビット分または下位ｎビット分の入力端子およびその上位ｎビット分または下位ｎビット分の出力端子は、第３のラッチ回路（３）の2nビット分の入力端子に接続され、第３のラッチ回路（３）の2nビット分の出力端子は、切換回路（４）の他方の入力側ｂに接続され、第１のラッチ回路（１）の2nビット分の入力端子に2nビットの信号が入力されるときには、切換回路（４）は一方の入力側ａに接続され、第１のラッチ回路（１）の上位ｎビット分または下位ｎビット分に入力端子にｎビットの信号が入力されるときには、切換回路（４）は他方の入力側ｂに接続され、切換回路（４）の出力側より2nビットの信号を得るものである。
また、この発明は、2n（ｎは自然数）ビット構成の第１および第２のラッチ回路（11），（12）と、ｎビット構成の第３のラッチ回路（13）および切換回路（14）とを有してなり、第１のラッチ回路（11）の上位ｎビット分または下位ｎビット分の出力端子は、第２のラッチ回路（12）の上位ｎビット分または下位ｎビット分の入力端子に接続され、第１のラッチ回路（11）の下位ｎビット分の出力端子は、切換回路（14）の一方の入力側ａに接続され、第１のラッチ回路（11）の上位ｎビット分または下位ｎビット分の出力端子は、第３のラッチ回路（13）を介して切換回路（14）の他方の入力側ｂに接続され、切換回路（14）の出力側は、第２のラッチ回路（12）の下位ｎビット分または上位ｎビット分の入力端子に接続され、切換回路（14）が一方の入力側ａに接続されるときには、第１のラッチ回路（11）の2nビット分の入力端子に入力される2nビットの信号が第２のラッチ回路（12）の2nビット分の出力端子より2nビットの信号のまま出力され、切換回路が一方および他方の入力側a,bに交互に切り換えられるときには、第１のラッチ回路（11）の2nビット分の入力端子に入力される2nビットの信号が第２のラッチ回路（12）の下位ｎビット分または上位ｎビット分の出力端子よりｎビットの信号に変換されて出力されるものである。
〔作用〕
上述構成においては、入力される2nビットの信号をｎビットの信号に変換でき、あるいは入力されるｎビットの信号を2nビットの信号に変換できるので、ディジタル処理ブロックの入出力部に設けることにより、例えば4:1:1モードでは、ディジタル処理ブロックおよびメモリ間は４ビットで伝送することができ、メモリの節約、回路面積、基板のパターン面積の低減を図り得る。また、入力される2nビットの信号をそのまま出力させることもできるので、ディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを4:2:2モードで８ビットで伝送する場合にそのまま使用し得る。
〔実施例〕
第１図は、４ビット/8ビット変換回路の例である。
同図において、（１）〜（３）は、それぞれＤフリップフロップよりなる８ビット構成のラッチ回路である。また、（４）は、８ビット構成の切換スイッチである。
ラッチ回路（１）の８ビット分の出力端子は、ラッチ回路（２）の８ビット分の入力端子に接続される。また、このラッチ回路（２）の８ビット分の出力端子は、切換スイッチ（４）のａ側の固定端子に接続される。
また、ラッチ回路（１）の下位４ビット分の入力端子およびその下位４ビット分の出力端子は、ラッチ回路（３）の８ビット分の入力端子に接続される。このラッチ回路（３）の８ビット分の出力端子は、切換スイッチ（４）のｂ側の固定端子に接続される。
この切換スイッチ（４）は、ラッチ回路（１）の８ビット分の入力端子に、第２図Ａに示すような4:2:2モードでの８ビットの時分割信号が供給されるときにはａ側に接続され、ラッチ回路（１）の下位４ビット分の入力端子に、同図Ｃに示すような4:1:1モードでの４ビットの時分割信号が供給されるときにはｂ側に接続される。同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥は上位４ビットの信号を示している。
以上の構成において、ラッチ回路（１）の８ビット分の入力端子に、第２図Ａに示すような4:2:2モードでの８ビットの時分割信号が供給されるとき、ラッチ回路（２）の８ビット分の出力端子には、同図Ｂに示すように８ビットの信号が出力され、この８ビットの信号が切換スイッチ（４）のａ側を介して出力される。
一方、ラッチ回路（１）の下位４ビット分の入力端子に、同図Ｃに示すような4:1:1モードでの４ビットの時分割信号が供給されるとき、ラッチ回路（２）の下位４ビット分の出力端子には、同図Ｄに示すように４ビットの信号が出力される。そのため、ラッチ回路（３）の８ビット分の出力端子には、同図Ｅに示すように上位、下位のそろった８ビットの信号が復元されて得られ、この８ビットの信号が切換スイッチ（４）のｂ側を介して出力される。
つぎに、第３図は、８ビット/4ビット変換回路の例である。
（11）および（12）は、それぞれＤフリップフロップよりなる８ビット構成のラッチ回路であり、（13）は、Ｄフリップフロップよりなる４ビット構成のラッチ回路である。また、（14）は、４ビット構成の切換スイッチである。
ラッチ回路（11）の上位４ビット分の出力端子は、ラッチ回路（12）の上位４ビット分の入力端子に接続される。ラッチ回路（11）の下位４ビット分の出力端子は、切換スイッチ（14）のａ側の固定端子に接続される。
また、ラッチ回路（11）の上位４ビット分の出力端子は、ラッチ回路（13）を介して切換スイッチ（14）のｂ側の固定端子に接続される。
この切換スイッチ（14）は、ラッチ回路（11）の８ビット分の入力端子に、第４図Ａに示すような4:2:2モードでの８ビットの時分割信号が供給されるときにはａ側に接続され、ラッチ回路（11）の８ビットの入力端子に、同図Ｃに示すような4:1:1モードでの８ビットの時分割信号が供給されるときには、同図Ｆに示すように1/fsの周期ごとにａ側およびｂ側に交互に切換えられる。同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥は上位４ビットの信号を示している。
この切換スイッチ（14）の出力側は、ラッチ回路（12）の下位４ビット分の入力端子に接続される。
以上の構成において、ラッチ回路（11）の８ビット分の入力端子に、第４図Ａに示すような4:2:2モードの８ビットの時分割信号が供給されるとき、ラッチ回路（11）の８ビット分の出力端子には、同図Ｂに示すように８ビットの信号が出力され、この８ビットの信号がラッチ回路（12）の８ビット分の出力端子に出力される。
一方、ラッチ回路（11）の８ビット分の入力端子に、同図Ｃに示すような4:1:1モードでの８ビットの時分割信号が供給されるとき、ラッチ回路（11）の下位４ビット分の出力端子には、同図Ｄに示すように下位４ビットの信号が出力され、ラッチ回路（13）の４ビット分の出力端子には、同図Ｅに示すように上位４ビットの信号が出力される。したがって、切換スイッチ（14）の出力側には、同図Ｇに示すように４ビットの信号が出力され、この４ビットの信号がラッチ回路（12）の下位４ビット分の出力端子に出力される。
このように、第１図例では入力される４ビットの信号を８ビットの信号に変換でき、第３図例では入力される８ビットの信号を４ビットの信号に変換できるので、このような回路をディジタル処理ブロックの入出力部に設けることにより、例えば4:1:1モードでは、ディジタル処理ブロックおよびメモリ間は４ビットで伝送することができ、４ビット単位のメモリを２個単位で使用して構成する必要性はなく、メモリの節約、回路面積の低減を図ることができる。また、伝送ラインを少なくでき、基板のパターン面積の低減を図り、基板の小型化を図ることができる。
また、第１図例、第３図例では、入力される2nビットの信号をそのまま出力させることもできるので、ディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを4:2:2モードで８ビットで伝送する場合にそのまま使用できる。したがって、4:2:2モードに対応したディジタル処理ブロックのICを別個に設計する必要がなくなる。
なお、上述第１図例においては、入力される４ビットの信号を８ビットの信号に変換し得る例を示したものであるが、ｎ（ｎは自然数）ビットの信号を2nビットの信号に変換し得る装置も同様に構成することができる。また、上述第３図例においては、入力される８ビットの信号を４ビットの信号に変換し得る例を示したものであるが、2nビットの信号をｎビットの信号に変換し得る装置も同様に構成することができる。
〔発明の効果〕
この発明によれば、入力される2nビットの信号をｎビットの信号に変換でき、あるいは入力されるｎビットの信号を2nビットの信号に変換でき、この発明に係る回路をディジタル処理ブロックの入出力部に設けることにより、ディジタル処理ブロック、メモリ間をｎビットで伝送することができ、メモリの節約、回路面積、基板のパターン面積の低減を図ることができる。また、入力される2nビットの信号をそのまま出力させることができるので、この発明に係る回路をディジタル処理ブロックの入出力部に設けても、このディジタル処理ブロックを、2nビットで伝送する場合にそのまま使用することができ、別個のICの設計を不要とできる。
【図面の簡単な説明】
第１図および第３図はこの発明の実施例を示す構成図、第２図および第４図はその説明のための図、第５図はテレビジョン受像機の一例の構成図、第６図〜第10図はその説明のための図である。
（１）〜（３），（11）〜（13）はラッチ回路、（４），（14）は切換スイッチである。
【特許請求の範囲】
【請求項１】2n（ｎは自然数）ビット構成の第１〜第３のラッチ回路および切換回路とを有してなり、上記第１のラッチ回路の2nビット分の出力端子は、上記第２のラッチ回路の2nビット分の入力端子に接続され、上記第２のラッチ回路の2nビット分の出力端子は、上記切換回路の一方の入力側に接続され、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の入力端子およびその上位ｎビット分または下位ｎビット分の出力端子は、上記第３のラッチ回路の2nビット分の入力端子に接続され、上記第３のラッチ回路の2nビット分の出力端子は、上記切換回路の他方の入力側に接続され、上記第１のラッチ回路の2nビット分の入力端子に2nビットの信号が入力されるときには、上記切換回路は一方の入力側に接続され、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の入力端子にｎビットの信号が入力されるときには、上記切換回路は他方の入力側に接続され、上記切換回路の出力側より2nビットの信号を得るようにしたことを特徴とするビット数変換回路。
【請求項２】2n（ｎは自然数）ビット構成の第１および第２のラッチ回路と、ｎビット構成の第３のラッチ回路および切換回路とを有してなり、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の出力端子は、上記第２のラッチ回路の上位ｎビット分または下位ｎビット分の入力端子に接続され、上記第１のラッチ回路の下位ｎビット分または上位ｎビット分の出力端子は、上記切換回路の一方の入力側に接続され、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の出力端子は、上記第３のラッチ回路を介して上記切換回路の他方の入力側に接続され、上記切換回路の出力側は、上記第２のラッチ回路の下位ｎビット分または上位ｎビット分の入力端子に接続され、上記切換回路が一方の入力側に接続されるときには、上記第１のラッチ回路の2nビット分の入力端子に入力される2nビットの信号が上記第２のラッチ回路の2nビット分の出力端子より2nビットの信号のまま出力され、上記切換回路が一方および他方の入力側に交互に切り換えられるときには、上記第１のラッチ回路の2nビット分の入力端子に入力される2nビットの信号が上記第２のラッチ回路の下位ｎビット分または上位ｎビット分の出力端子よりｎビットの信号に変換されて出力されることを特徴とするビット数変換回路。
【請求項１】2n（ｎは自然数）ビット構成の第１〜第３のラッチ回路および切換回路とを有してなり、上記第１のラッチ回路の2nビット分の出力端子は、上記第２のラッチ回路の2nビット分の入力端子に接続され、上記第２のラッチ回路の2nビット分の出力端子は、上記切換回路の一方の入力側に接続され、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の入力端子およびその上位ｎビット分または下位ｎビット分の出力端子は、上記第３のラッチ回路の2nビット分の入力端子に接続され、上記第３のラッチ回路の2nビット分の出力端子は、上記切換回路の他方の入力側に接続され、上記第１のラッチ回路の2nビット分の入力端子に2nビットの信号が入力されるときには、上記切換回路は一方の入力側に接続され、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の入力端子にｎビットの信号が入力されるときには、上記切換回路は他方の入力側に接続され、上記切換回路の出力側より2nビットの信号を得るようにしたことを特徴とするビット数変換回路。
【請求項２】2n（ｎは自然数）ビット構成の第１および第２のラッチ回路と、ｎビット構成の第３のラッチ回路および切換回路とを有してなり、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の出力端子は、上記第２のラッチ回路の上位ｎビット分または下位ｎビット分の入力端子に接続され、上記第１のラッチ回路の下位ｎビット分または上位ｎビット分の出力端子は、上記切換回路の一方の入力側に接続され、上記第１のラッチ回路の上位ｎビット分または下位ｎビット分の出力端子は、上記第３のラッチ回路を介して上記切換回路の他方の入力側に接続され、上記切換回路の出力側は、上記第２のラッチ回路の下位ｎビット分または上位ｎビット分の入力端子に接続され、上記切換回路が一方の入力側に接続されるときには、上記第１のラッチ回路の2nビット分の入力端子に入力される2nビットの信号が上記第２のラッチ回路の2nビット分の出力端子より2nビットの信号のまま出力され、上記切換回路が一方および他方の入力側に交互に切り換えられるときには、上記第１のラッチ回路の2nビット分の入力端子に入力される2nビットの信号が上記第２のラッチ回路の下位ｎビット分または上位ｎビット分の出力端子よりｎビットの信号に変換されて出力されることを特徴とするビット数変換回路。
【第１図】
【第２図】
【第３図】
【第４図】
【第６図】
【第７図】
【第８図】
【第９図】
【第５図】
【第１０図】
【第２図】
【第３図】
【第４図】
【第６図】
【第７図】
【第８図】
【第９図】
【第５図】
【第１０図】
【特許番号】第２６８２０２７号
【登録日】平成９年（１９９７）８月８日
【発行日】平成９年（１９９７）１１月２６日
【国際特許分類】
【出願番号】特願昭６３−１８９４７５
【出願日】昭和６３年（１９８８）７月２８日
【公開番号】特開平２−３９２３１
【公開日】平成２年（１９９０）２月８日
【出願人】（９９９９９９９９９）ソニー株式会社
【参考文献】
【文献】特開 昭６１−１１２２７０（ＪＰ，Ａ）
【登録日】平成９年（１９９７）８月８日
【発行日】平成９年（１９９７）１１月２６日
【国際特許分類】
【出願日】昭和６３年（１９８８）７月２８日
【公開番号】特開平２−３９２３１
【公開日】平成２年（１９９０）２月８日
【出願人】（９９９９９９９９９）ソニー株式会社
【参考文献】
【文献】特開 昭６１−１１２２７０（ＪＰ，Ａ）
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