フィスカルメモリーの制御方法およびフィスカルプリンター
【課題】フィスカル法規に準拠しつつ、フィスカルメモリーに記録したフィスカル情報を高速で読出し可能とする技術を提供する。
【解決手段】フィスカル情報を記憶するフィスカルメモリー１０と、少なくともホストコンピューター２との通信を制御し、第１処理速度で動作する第１制御部５と、少なくとも前記フィスカルメモリー１０の動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部７とを備えるフィスカルプリンター１において、前記ホストコンピューター２より受信した前記フィスカル情報を前記フィスカルメモリー１０に書き込む処理を、前記第２制御部７が実行し、前記フィスカルメモリー１０に記憶された前記フィスカル情報を該フィスカルメモリー１０から読み出す処理を、前記第２制御部７による処理を介在させることなく、前記第１制御部５が実行する。
【解決手段】フィスカル情報を記憶するフィスカルメモリー１０と、少なくともホストコンピューター２との通信を制御し、第１処理速度で動作する第１制御部５と、少なくとも前記フィスカルメモリー１０の動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部７とを備えるフィスカルプリンター１において、前記ホストコンピューター２より受信した前記フィスカル情報を前記フィスカルメモリー１０に書き込む処理を、前記第２制御部７が実行し、前記フィスカルメモリー１０に記憶された前記フィスカル情報を該フィスカルメモリー１０から読み出す処理を、前記第２制御部７による処理を介在させることなく、前記第１制御部５が実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レシート等の印刷と共に販売取引に関するフィスカル情報をフィスカルメモリーに記憶保持する機能を備えたフィスカルプリンターにおいて、当該フィスカルメモリーを制御する方法に関する。また当該制御方法を適用するフィスカルプリンターに関する。
【背景技術】
【０００２】
フィスカルプリンターは、一般のプリンターのように単にテキストデータ等を印刷するだけでなく、商品等の販売取引に関する売上金額、課税額等の決済情報（フィスカル情報）を記憶保持する機能を備えており、例えばＰＯＳシステム等においてキャッシュレジスターのプリンターとして用いられている。
【０００３】
記憶すべきフィスカル情報は各国の法律（以下フィスカル法規と称する）で定められており、税務監査用データ等として用いられるため、外部からアクセスして改竄されないように保護された不揮発性メモリー等から成るフィスカルメモリーに記憶保持される。
【０００４】
一般にフィスカルプリンターは、ＰＯＳシステム等のホストコンピューターとの通信を制御する通信制御部と、フィスカルメモリーに対するフィスカル情報の書込みおよび読出し処理を制御するメモリー制御部とを備えている。
【０００５】
通信制御部は、前述したホストコンピューターとのデータ通信を制御する機能を有するアプリケーションＣＰＵを備えている。一方でフィスカル法規は、アプリケーションＣＰＵにより直接フィスカルメモリーにフィスカル情報を書込むことを改竄防止の観点から禁止している。よってメモリー制御部は、フィスカルメモリーに対するフィスカル情報の書込みを実行するメモリー制御ＣＰＵを、前記アプリケーションＣＰＵとは別に備えている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７６５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図６にこのような従来のフィスカルプリンター１０１の制御系を模式的に示す。例えば決済処理の度にホストコンピューター１０２の側から供給される販売取引に関するフィスカル情報は、通信制御部１０３のアプリケーションＣＰＵ１０５によりメモリー制御部１０４のメモリー制御ＣＰＵ１０７に転送され、メモリー制御ＣＰＵ１０７は受取ったフィスカル情報をフィスカルメモリー１１０に書込む。
【０００８】
フィスカルメモリー１１０に記録されたフィスカル情報は、上述した税務監査等の目的で定期的に提出が求められるため、適宜のタイミングで読み出される。図６のフィスカルプリンター１０１では、メモリー制御ＣＰＵ１０７がフィスカルメモリー１１０からのフィスカル情報の読出しを行ない、これをアプリケーションＣＰＵ１０５へ転送するように構成されている。
【０００９】
時間的に分散して行われるフィスカル情報の書込み処理に関しては、高速処理性能が求められるアプリケーションＣＰＵ１０５と比較して処理速度が比較的低いＣＰＵでもメモリー制御ＣＰＵ１０７として使用可能である。しかしながらフィスカル情報の読出しに関しては、その目的上、ある程度の期間蓄積された状態で一括して処理に供されるため、そのような低速のＣＰＵでは処理に非常に時間を要する。一方で頻度の低い読出し処理に対応するために高速のメモリー制御ＣＰＵを使用することは、回路設計上の観点からは非現実的であると言える。
【００１０】
なお本明細書では、フィスカル情報の授受に係る通信速度を少なくとも指すものとして「処理速度」という語を定義する。
【００１１】
本発明の目的は、フィスカル法規に準拠しつつ、フィスカルメモリーに記録したフィスカル情報を高速で読出し可能とする技術を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明によれば以下に列挙するものが提供される。
【００１３】
（１）：フィスカル情報を記憶するフィスカルメモリーと、少なくともホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備えるフィスカルプリンターにおける前記フィスカルメモリーの制御方法であって、
前記第１制御部によって前記ホストコンピューターより前記フィスカル情報を受信するとともに該フィスカル情報を前記第２制御部に転送し、前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む書込み処理を、前記第２制御部により実行することによって前記フィスカル情報を前記フィスカルメモリーに記憶させ、
前記フィスカルメモリーに記憶された前記フィスカル情報を該フィスカルメモリーから読み出す読出し処理を、前記第２制御部による処理を介在させることなく前記第１制御部により実行することを特徴とするフィスカルメモリーの制御方法。
【００１４】
この方法によれば、フィスカルメモリーからのフィスカル情報の読出しのみ第２制御部よりも高い処理速度を有する第１制御部によって行なわれる。したがってフィスカル情報の容量が大きい場合においてもデータ読出しに要する時間を大幅に短縮可能である。またフィスカル情報の読出しのみ第１制御部によって行なわれるため、第１制御部によるフィスカルメモリーへの書込みのみを禁じたフィスカル法規に抵触することもない。
【００１５】
（２）：前記第２制御部を経由して前記第１制御部と前記フィスカルメモリーを接続する第１通信路と、前記第２制御部を経由することなく前記第１制御部と前記フィスカルメモリーを接続する第２通信路の何れかを選択可能とし、
前記第２制御部が前記書込み処理を実行する際には前記第１通信路を選択し、
前記第１制御部が前記読出し処理を実行する際には前記第２通信路を選択することを特徴とする（１）に記載のフィスカルメモリーの制御方法。
【００１６】
例えば第２制御部とフィスカルメモリーの間に適宜セレクターを介在させることにより、フィスカルメモリーがシリアル型、パラレル型、又はこれらの組み合わせである各々の場合において上述の制御方法を実現できる。
【００１７】
（３）：前記第１通信路と前記第２通信路の選択を、前記第２制御部が制御することを特徴とする（２）に記載のフィスカルメモリーの制御方法。
【００１８】
フィスカルメモリーが第２制御部を介して第１制御部と接続される通信路を確立する処理すなわちフィスカルメモリーへの書込みを可能とする環境を成立させる処理は、フィスカル法規によれば第２制御部によって行なわれる必要がある。したがって上記の構成によればフィスカル法規を遵守することが可能である。
【００１９】
（４）：前記フィスカルメモリーへの前記書込み処理の可否を前記第２制御部が決定することを特徴とする（１）から（３）のいずれか一つに記載のフィスカルメモリーの制御方法。
【００２０】
第１制御部がフィスカルメモリーからフィスカル情報を読み出している間は、第１制御部によるフィスカルメモリーへの直接アクセスが可能となっている。しかしながら書込み処理の実行時以外は第２制御部によってフィスカルメモリーへの書込み処理を禁止することにより、第１制御部による書込みは改竄目的であるとなしを問わず不可能となる。フィスカルメモリーへの書込み処理を許可する処理は、フィスカル法規によれば第２制御部により実行される必要がある。したがって上記の構成によればフィスカル法規を遵守することが可能である。
【００２１】
また本発明によれば、以下に列挙するものも提供される。
（５）：ホストコンピューターに接続されるフィスカルプリンターであって、
フィスカル情報を記憶するフィスカルメモリーと、
少なくとも前記ホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、
少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備え、
前記フィスカルメモリーに前記フィスカル情報を記憶させる際には、前記第１制御部は前記ホストコンピューターより受信した前記フィスカル情報を前記第２制御部に転送し、前記第２制御部は前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む処理を実行し、
前記フィスカルメモリーに記憶された前記フィスカル情報を前記フィスカルメモリーから読み出す処理は、前記第２制御部による処理を介在させることなく前記第１制御部が実行することを特徴とするフィスカルプリンター。
この構成によれば、上記（１）について説明したものと同様の作用効果が得られる。
【００２２】
（６）：前記第２制御部を経由して前記第１制御部と前記フィスカルプリンターを接続する第１通信路と、
前記第２制御部を経由することなく前記第１制御部と前記フィスカルプリンターを接続する第２通信路と、
前記第１通信路と前記第２通信路の何れかを選択するセレクターと、
を更に備え、
前記第２制御部が前記書き込む処理を実行する際には前記第１通信路が選択され、前記第２制御部が前記読み出す処理を実行する際には前記第２通信路を選択されることを特徴とする（５）に記載のフィスカルプリンター。
この構成によれば、上記（２）について説明したものと同様の作用効果が得られる。
【００２３】
（７）：前記第２制御部は、前記第１通信路と前記第２通信路の何れかを選択するように前記セレクターを制御することを特徴とする（６）に記載のフィスカルプリンター。
この構成によれば、上記（３）について説明したものと同様の作用効果が得られる。
【００２４】
（８）：前記第２制御部は、前記フィスカルメモリーへの前記書込み処理の可否を決定することを特徴とする（５）から（７）のいずれか一つに記載のフィスカルプリンター。
この構成によれば、上記（４）について説明したものと同様の作用効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係るフィスカルプリンターの制御系を示す模式図である。
【図２】図１のフィスカルプリンターにおいて用いられる送信パケットのデータ構造の例を示す模式図である。
【図３】図１のフィスカルプリンターにおいて用いられる受信パケットのデータ構造の例を示す模式図である。
【図４】図１のフィスカルプリンターにおいて実行されるフィスカルメモリーへのフィスカル情報の書込み処理を示すシーケンス図である。
【図５】図１のフィスカルプリンターにおいて実行されるフィスカルメモリーからのフィスカル情報の読出し処理を示すシーケンス図である。
【図６】従来のフィスカルプリンターの制御系を示す模式図である。
【発明を実施するための形態】
【００２６】
添付図面を参照しつつ、本発明に係るフィスカルメモリーの制御方法を適用したフィスカルプリンターの実施形態を以下詳細に説明する。
【００２７】
図１に本発明の実施形態に係るフィスカルプリンター１の制御系を模式的に示す。フィスカルプリンター１は、例えばＰＯＳシステムのホストコンピューター２とバスを介して双方向通信可能に接続されており、ホストコンピューター２より供給される販売取引に関する印刷情報を印刷してレシートとして発行するとともに、例えば決済処理の度にホストコンピューター２より供給される販売取引に関するフィスカル情報を記憶保持する機能を備えている。
【００２８】
本明細書中では、「バス」という語を、コントロールバス、データバスおよびアドレスバスを包括的に含む意味で用い、特にこれらを区別しない。
【００２９】
フィスカルプリンター１は、ホストコンピューター２との通信を制御する通信制御部３と、フィスカルメモリー１０に対するフィスカル情報の書込みおよび読出し処理を制御するメモリー制御部４とを備えている。
【００３０】
通信制御部３は、バスを介して接続されたアプリケーションＣＰＵ５（第１制御部）と不揮発性メモリー６を含んで構成されている。アプリケーションＣＰＵ５は、上述したホストコンピューター２との通信を制御する機能を有する。不揮発性メモリー６には当該制御機能を実行するためのファームウェア等が記憶されており、アプリケーションＣＰＵ５により適宜データ読出しのためのアクセスが為される。不揮発性メモリー６は、マスクＲＯＭのように書替え不可能の形式や、プログラマブルＲＯＭやフラッシュＲＯＭのように書替え可能な形式の何れかにより構成される。
【００３１】
メモリー制御部４は、メモリー制御ＣＰＵ７（第２制御部）、不揮発性メモリー８、セレクター９、およびフィスカルメモリー１０を含んで構成されている。
【００３２】
メモリー制御ＣＰＵ７は、通信制御部３のアプリケーションＣＰＵ５とバスを介して双方向通信可能に接続されている。アプリケーションＣＰＵ５の処理速度（第１処理速度）は、メモリー制御ＣＰＵ７の処理速度（第２処理速度）よりも高速のものが用いられる。メモリー制御ＣＰＵ７は、フィスカル情報のフィスカルメモリー１０への書込みと、フィスカルメモリー１０における書込み保護（ライトプロテクト）の有効化・無効化（書込み処理の可否決定）とを少なくとも行なう機能を備えている。
【００３３】
不揮発性メモリー８はバスを介してメモリー制御ＣＰＵ７と双方向通信可能に接続されている。不揮発性メモリー８にはメモリー制御ＣＰＵ７の上記機能を実行するためのファームウェア等が記憶されており、メモリー制御ＣＰＵ７により適宜読み出される。不揮発性メモリー８は、マスクＲＯＭのように書替え不可能の形式や、プログラマブルＲＯＭやフラッシュＲＯＭのように書替え可能な形式の何れかにより構成される。
【００３４】
フィスカルメモリー１０は、プログラマブルＲＯＭやフラッシュＲＯＭのように書替え可能な不揮発性メモリーにより構成される。
【００３５】
セレクター９は、第１のバス１１を介してメモリー制御ＣＰＵ７と双方向通信可能に接続され、第２のバス１２を介してアプリケーションＣＰＵ５と双方向通信可能に接続され、更に第３のバス１３を介してフィスカルメモリー１０と双方向通信可能に接続されている。セレクター９は、アプリケーションＣＰＵ５からの切替コマンドを受信して第３のバス１３を第１のバス１１と第２のバス１２の何れか一方と接続させるように構成されている。すなわちフィスカルメモリー１０がメモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５と接続される通信路（第１通信路）と、フィスカルメモリー１０がメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５と接続される通信路（第２通信路）との何れかを、切替コマンドに応じて選択可能に構成されている。
【００３６】
セレクター９は、集積回路等により電気的に上記何れかの通信路を選択する構成としてもよいし、スイッチ等により機械的に上記何れかの通信路を選択する構成としてもよい。
【００３７】
本実施形態では、フィスカルメモリー１０へのフィスカル情報の書込みはフィスカル法規に則ってメモリー制御ＣＰＵ７により実行される。一方でフィスカルメモリー１０からのフィスカル情報の読出しは、より高速の処理速度を有するアプリケーションＣＰＵ５により実行される。これにより大量のフィスカル情報を一括してフィスカルメモリー１０から読み出す必要がある場合においても、迅速に処理を遂行することが可能となる。
【００３８】
具体的には、メモリー制御ＣＰＵ７を用いたフィスカルメモリー１０へのフィスカル情報の書込みは１Ｍｂｐｓ程度の速度で、アプリケーションＣＰＵ５を用いたフィスカルメモリー１０からのフィスカル情報の読出しは４０Ｍｂｐｓ程度の速度で行なわれる。但しこの数値は現行の素子性能に基づく例示に過ぎず、将来的な素子の性能向上に際して通信速度を何ら限定するものではない。
【００３９】
アプリケーションＣＰＵ５、メモリー制御ＣＰＵ７およびフィスカルメモリー１０の間では、例えばパケット方式を利用して双方向通信が行なわれる。アプリケーションＣＰＵ５からメモリー制御ＣＰＵ７へ、およびメモリー制御ＣＰＵ７からフィスカルメモリー１０へ送られるパケットを送信パケット２０と定義し、フィスカルメモリー１０からメモリー制御ＣＰＵ７へ、およびメモリー制御ＣＰＵ７からアプリケーションＣＰＵ５へ送られるパケットを受信パケット３０と定義する。
【００４０】
図２に示すように、一例として送信パケット２０はパケットヘッダ２１、コマンドデータ２２、データパケット２３、パケットエンド２４から成るデータ構造を有する。
【００４１】
パケットヘッダ２１は送受信パケット３０を認識するためのユニークデータであり、例えば０７ｈ等と定められる（ｈは１６進数を示す表記）。
【００４２】
コマンドデータ２２は所定のコマンドを認識するためのデータであり、例えば２５６個以下のコマンドを特定する８ビットのデータで表される。例えば０１ｈであればフィスカルメモリー１０へのフィスカル情報の書込み、０２ｈであればフィスカルメモリー１０からのフィスカル情報の読出し、０３ｈであればフィスカルメモリー１０がメモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５と接続されるようにセレクター９を切替、０４ｈであればフィスカルメモリー１０がメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５と接続されるようにセレクター９を切替、といったように各種コマンドを定める。
【００４３】
データパケット２３は、コマンドの種類に対応した可変データ長を有するデータの本体である。フィスカル情報はデータパケット２３により搬送される。
【００４４】
パケットエンド２４はパケットの終了を示すユニークデータであり、例えばＦＦｈ等と定められる。
【００４５】
図３に示すように、一例として受信パケット３０は応答データ３１とデータパケット３２から成るデータ構造を有する。
【００４６】
応答データ３１は、送信パケット２０のコマンドデータ２２が示すコマンドへの応答を表すデータである。例えばコマンドがデータの送信である場合、応答データ３１が００ｈであればデータの受信が正常であることを示し、０１ｈであればデータに欠落等の異常があったことを示すものと定義する。
【００４７】
データパケット３２は送信パケット２０に対してデータを返送する必要がある場合に付加される。本発明のメモリー制御方法によれば、フィスカルメモリー１０から読み出されたフィスカル情報はデータパケット３２により搬送される。
【００４８】
図４および図５を参照しつつ、本実施形態のフィスカルメモリー１０の制御方法について具体的に説明する。なお本実施形態のフィスカルプリンター１においては、書込み処理の実行時以外は、メモリー制御ＣＰＵ７によりフィスカルメモリー１０の書込み保護が有効化され、セレクター９は第１のバス１１と第３のバス１３を接続する（すなわちメモリー制御ＣＰＵ７を経由してフィスカルメモリー１０とアプリケーションＣＰＵ５が接続される）ように構成されている。
【００４９】
図４にフィスカルメモリー１０にフィスカル情報を書込む際の、アプリケーションＣＰＵ５、メモリー制御ＣＰＵ７、およびフィスカルメモリー１０各々の動作の流れを示す。
【００５０】
先ずアプリケーションＣＰＵ５がメモリー制御ＣＰＵ７に対して書込みコマンドおよびフィスカル情報を送信する（Ｓ１０）。例えば書込みコマンドを示すコマンドデータ２２とフィスカル情報を含むデータパケット２３を含む上述した送信パケット２０を送信する。なお、先ず書込みコマンドのみを送付して書込み処理の開始をメモリー制御ＣＰＵ７に対して通知し、メモリー制御ＣＰＵ７からの確認応答を受けてからフィスカル情報を送信する構成としてもよい。
【００５１】
メモリー制御ＣＰＵ７は、アプリケーションＣＰＵ５からの書込みコマンドの通知を受けて、フィスカルメモリー１０の書込み保護を無効化するコマンドをフィスカルメモリー１０へ送信する（Ｓ１１）。メモリー制御ＣＰＵ７が書込み保護の無効化を行なうのは、アプリケーションＣＰＵ５によるフィスカルメモリー１０への直接書込みを禁止したフィスカル法規の要請に従うためである。
【００５２】
次いでメモリー制御ＣＰＵ７は、フィスカルメモリー１０に対して書込みコマンドおよびフィスカル情報を送信する（Ｓ１２）。例えば書込みコマンドを示すコマンドデータ２２とフィスカル情報を含むデータパケット２３を含む上述した送信パケット２０を送信する。
【００５３】
なお、フィスカルメモリー１０から書込み保護無効化が為された旨を通知する応答を送信する構成とし、当該応答を受信後に送信パケット２０の送信を開始する構成としてもよい。また、先ず書込みコマンドのみを送付して書込み処理の開始をフィスカルメモリー１０に対して通知し、フィスカルメモリー１０からの確認応答を受けてからフィスカル情報を送信する構成としてもよい。
【００５４】
フィスカルメモリー１０は、メモリー制御ＣＰＵ７より送信された書込みコマンドに基づいて、フィスカル情報の書込みを実行し（Ｓ１３）、書込みが正常に完了した旨を示す応答データ３１をメモリー制御ＣＰＵ７へ送信する（Ｓ１４）。
【００５５】
メモリー制御ＣＰＵ７は、正常に書込み処理が完了した旨の通知をフィスカルメモリー１０から受信すると、書込み保護を有効化するコマンドをフィスカルメモリー１０へ送信する（Ｓ１５）。書込み処理の実行時以外はフィスカルメモリー１０の書込み保護を有効化することにより、フィスカル法規が求めるフィスカルメモリー１０の堅牢性を確保する。
【００５６】
次いでメモリー制御ＣＰＵ７は、正常に書込み処理が完了した旨を示す応答データ３１をアプリケーションＣＰＵ５へ送信する（Ｓ１６）。なお、フィスカルメモリー１０から書込み保護有効化が為された旨を通知する応答をメモリー制御ＣＰＵ７に送信する構成とし、当該応答を受信後に応答データ３１を送信する構成としてもよい。
【００５７】
アプリケーションＣＰＵ５は、メモリー制御ＣＰＵ７から書込み処理完了を示す応答データ３１を受信すると、フィスカル情報の書込み処理を終了する。
【００５８】
なお上記の例においてはフィスカルメモリーの書込み保護を有効化または無効化（書込み処理の可否を決定）するにあたって、メモリー制御ＣＰＵ７が対応するコマンドをフィスカルメモリー１０へ送信しているが、書込み処理の可否を決定する手法はこれに限られるものではない。例えばフィスカルメモリー１０における特定の端子における電位の状態を書込み処理の可否に対応付け、メモリー制御ＣＰＵ７が決定結果に応じて当該電位状態を切替える構成としてもよい。
【００５９】
図５にフィスカルメモリー１０からフィスカル情報を読出す際の、アプリケーションＣＰＵ５、メモリー制御ＣＰＵ７、セレクター９、およびフィスカルメモリー１０各々の動作の流れを示す。
【００６０】
先ずアプリケーションＣＰＵ５がメモリー制御ＣＰＵ７に対してセレクター切替コマンドを送信する（Ｓ２０）。メモリー制御ＣＰＵ７は、当該セレクター切替コマンドを受信すると、フィスカルメモリー１０がメモリー制御ＣＰＵ７を経由することなくアプリケーションＣＰＵ５と接続される通信路（第２通信路）を確立（第２のバス１２と第３のバス１３を接続）するようにセレクター９を制御する（Ｓ２１）。
【００６１】
メモリー制御ＣＰＵ７は、セレクター９の切替が終了すると、その旨を示す応答データをアプリケーションＣＰＵ５へ送信する（Ｓ２２）。
【００６２】
アプリケーションＣＰＵ５は、メモリー制御ＣＰＵ７からセレクター９の切替完了を示す応答データ３１を受信すると、読出しコマンドをフィスカルメモリー１０へ送信する（Ｓ２３）。例えば上述した送信パケット２０を用い、データパケット２３に読出しアドレスや読出しデータ量を指定するデータを含めるようにする。
【００６３】
フィスカルメモリー１０は、アプリケーションＣＰＵ５から送信された読出しコマンドに基づいて、指定されたフィスカル情報をアプリケーションＣＰＵ５へ向けて送信する（Ｓ２４）。例えば読出しコマンドに対する応答であることを示す応答データ３１と、フィスカル情報を含んだデータパケット３２とを備える受信パケット３０を用いて送信を行なう。
【００６４】
セレクター９がメモリー制御ＣＰＵ７を経由しない通信路を確立しているため、フィスカルメモリー１０からのフィスカル情報の読出しは、メモリー制御ＣＰＵ７よりも高い処理速度を有するアプリケーションＣＰＵ５によって行なわれる。したがってフィスカル情報の容量が大きい場合においてもデータ読出しに要する時間を大幅に短縮可能である。またアプリケーションＣＰＵ５によるフィスカルメモリー１０への書込みのみを禁じたフィスカル法規に抵触することもない。
【００６５】
アプリケーションＣＰＵ５は、フィスカルメモリー１０からのフィスカル情報読出しの完了を確認すると、メモリー制御ＣＰＵ７へ向けてセレクター切替コマンドを送信する（Ｓ２５）。メモリー制御ＣＰＵ７は、当該セレクター切替コマンドを受信すると、フィスカルメモリー１０がメモリー制御ＣＰＵ７を経由してアプリケーションＣＰＵ５と接続される通信路（第１通信路）を確立（第１のバス１１と第３のバス１３を接続）するようにセレクター９を制御する（Ｓ２６）。
【００６６】
なお、Ｓ２１で送信するセレクター切替コマンドとＳ２６で送信するセレクター切替コマンドは、セレクター９の仕様に応じて異なるデータ内容としても同じデータ内容としてもよい。セレクター９は２つの状態間を遷移するのみであるので、切替コマンドの入力の度に状態遷移を行なうように構成すれば同じデータ内容であっても問題ない。
【００６７】
メモリー制御ＣＰＵ７は、セレクター９の切替が終了すると、その旨を示す応答データをアプリケーションＣＰＵ５へ送信する（Ｓ２７）。アプリケーションＣＰＵ５は、メモリー制御ＣＰＵ７からセレクター９の切替完了を示す応答データを受信すると、フィスカル情報の読出し処理を終了する。
【００６８】
フィスカルメモリー１０がメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５と接続される通信路が確立されている間（図５におけるＳ２１からＳ２６の間）は、アプリケーションＣＰＵ５によるフィスカルメモリー１０への直接アクセスが可能となっている。しかしながら、上述したように書込み処理の実行時以外はフィスカルメモリー１０の書込み保護が禁止されている。よってアプリケーションＣＰＵ５による書込みは改竄目的であるとなしを問わず不可能であり、フィスカル法規に抵触することはない。
【００６９】
フィスカルメモリー１０がメモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５と接続される通信路を確立する処理、すなわちメモリー制御ＣＰＵ７によるフィスカルメモリー１０への書込みを可能とする環境を成立させる処理は、フィスカル法規によればメモリー制御ＣＰＵ７により遂行される必要がある。本実施形態ではセレクター９の切替制御をメモリー制御ＣＰＵ７に遂行させているため、フィスカル法規を遵守することが可能である。
【００７０】
以上、上記実施形態に基づいて本発明に係るフィスカルメモリー１０の制御方法について説明したが、上記実施形態は本発明の理解を容易にするためのものであって、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく変更・改良され得ると共に、本発明にはその等価物が含まれる事は勿論である。
【００７１】
例えば、上記フィスカルプリンター１にシリアル型の不揮発性メモリーを用い、メモリー制御ＣＰＵ７からフィスカルメモリー１０にフィスカル情報を送信するためのデータラインと、フィスカルメモリー１０からアプリケーションＣＰＵ５へフィスカル情報を送信するためのデータラインとを予め独立して設けておけば、セレクター９を省略することが可能である。この場合、書込みコマンドが入力されると書込み専用のデータラインを用いてフィスカル情報をメモリー制御ＣＰＵ７から受信し、読出しコマンドが入力されると読出し専用のデータラインを用いてフィスカル情報をアプリケーションＣＰＵ５へ送信する動作を行なうようフィスカルメモリー１０を構成すればよい。
【００７２】
この構成例においても、フィスカル情報の書込みはメモリー制御ＣＰＵ７により、フィスカル情報の読出しはアプリケーションＣＰＵ５により実行されるため、フィスカル法規に抵触することなくフィスカル情報の読出しに要する時間を短縮可能である。
【００７３】
上記の実施形態においては、フィスカルメモリー１０として単一の不揮発性メモリーを用いる例を説明している。しかしながら例えばシリアル型の不揮発性メモリー（フラッシュＲＯＭ等）とパラレル型の不揮発性メモリー（ＯＴＰＲＯＭ等）を組み合わせて使用する構成も可能である。この場合、各々の不揮発性メモリーについて、メモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５に接続される通信路とメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５に接続される通信路の何れかを切替可能にセレクター９を構成する。
【００７４】
この構成によれば、例えばフィスカル法規上重要な電子署名等の改竄防止用データをパラレル型の不揮発性メモリーに記録し、それ以外のデータをシリアル型の不揮発性メモリーに記録することができ、フィスカル法規が求める堅牢性を維持しつつデータの読出し速度の向上が可能である。
【００７５】
上記の実施形態においては、アプリケーションＣＰＵ５がホストコンピューター２との通信を制御する例を説明している。しかしながら当該アプリケーションＣＰＵ５は当該機能に加えてフィスカルプリンター１の印刷動作を制御する機能を備えるものであってもよい。
【符号の説明】
【００７６】
１ フィスカルプリンター
２ ホストコンピューター
３ 通信制御部
４ メモリー制御部
５ アプリケーションＣＰＵ（第１制御部）
７ メモリー制御ＣＰＵ（第２制御部）
９ セレクター
１０ フィスカルメモリー
【技術分野】
【０００１】
本発明は、レシート等の印刷と共に販売取引に関するフィスカル情報をフィスカルメモリーに記憶保持する機能を備えたフィスカルプリンターにおいて、当該フィスカルメモリーを制御する方法に関する。また当該制御方法を適用するフィスカルプリンターに関する。
【背景技術】
【０００２】
フィスカルプリンターは、一般のプリンターのように単にテキストデータ等を印刷するだけでなく、商品等の販売取引に関する売上金額、課税額等の決済情報（フィスカル情報）を記憶保持する機能を備えており、例えばＰＯＳシステム等においてキャッシュレジスターのプリンターとして用いられている。
【０００３】
記憶すべきフィスカル情報は各国の法律（以下フィスカル法規と称する）で定められており、税務監査用データ等として用いられるため、外部からアクセスして改竄されないように保護された不揮発性メモリー等から成るフィスカルメモリーに記憶保持される。
【０００４】
一般にフィスカルプリンターは、ＰＯＳシステム等のホストコンピューターとの通信を制御する通信制御部と、フィスカルメモリーに対するフィスカル情報の書込みおよび読出し処理を制御するメモリー制御部とを備えている。
【０００５】
通信制御部は、前述したホストコンピューターとのデータ通信を制御する機能を有するアプリケーションＣＰＵを備えている。一方でフィスカル法規は、アプリケーションＣＰＵにより直接フィスカルメモリーにフィスカル情報を書込むことを改竄防止の観点から禁止している。よってメモリー制御部は、フィスカルメモリーに対するフィスカル情報の書込みを実行するメモリー制御ＣＰＵを、前記アプリケーションＣＰＵとは別に備えている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７６５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図６にこのような従来のフィスカルプリンター１０１の制御系を模式的に示す。例えば決済処理の度にホストコンピューター１０２の側から供給される販売取引に関するフィスカル情報は、通信制御部１０３のアプリケーションＣＰＵ１０５によりメモリー制御部１０４のメモリー制御ＣＰＵ１０７に転送され、メモリー制御ＣＰＵ１０７は受取ったフィスカル情報をフィスカルメモリー１１０に書込む。
【０００８】
フィスカルメモリー１１０に記録されたフィスカル情報は、上述した税務監査等の目的で定期的に提出が求められるため、適宜のタイミングで読み出される。図６のフィスカルプリンター１０１では、メモリー制御ＣＰＵ１０７がフィスカルメモリー１１０からのフィスカル情報の読出しを行ない、これをアプリケーションＣＰＵ１０５へ転送するように構成されている。
【０００９】
時間的に分散して行われるフィスカル情報の書込み処理に関しては、高速処理性能が求められるアプリケーションＣＰＵ１０５と比較して処理速度が比較的低いＣＰＵでもメモリー制御ＣＰＵ１０７として使用可能である。しかしながらフィスカル情報の読出しに関しては、その目的上、ある程度の期間蓄積された状態で一括して処理に供されるため、そのような低速のＣＰＵでは処理に非常に時間を要する。一方で頻度の低い読出し処理に対応するために高速のメモリー制御ＣＰＵを使用することは、回路設計上の観点からは非現実的であると言える。
【００１０】
なお本明細書では、フィスカル情報の授受に係る通信速度を少なくとも指すものとして「処理速度」という語を定義する。
【００１１】
本発明の目的は、フィスカル法規に準拠しつつ、フィスカルメモリーに記録したフィスカル情報を高速で読出し可能とする技術を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明によれば以下に列挙するものが提供される。
【００１３】
（１）：フィスカル情報を記憶するフィスカルメモリーと、少なくともホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備えるフィスカルプリンターにおける前記フィスカルメモリーの制御方法であって、
前記第１制御部によって前記ホストコンピューターより前記フィスカル情報を受信するとともに該フィスカル情報を前記第２制御部に転送し、前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む書込み処理を、前記第２制御部により実行することによって前記フィスカル情報を前記フィスカルメモリーに記憶させ、
前記フィスカルメモリーに記憶された前記フィスカル情報を該フィスカルメモリーから読み出す読出し処理を、前記第２制御部による処理を介在させることなく前記第１制御部により実行することを特徴とするフィスカルメモリーの制御方法。
【００１４】
この方法によれば、フィスカルメモリーからのフィスカル情報の読出しのみ第２制御部よりも高い処理速度を有する第１制御部によって行なわれる。したがってフィスカル情報の容量が大きい場合においてもデータ読出しに要する時間を大幅に短縮可能である。またフィスカル情報の読出しのみ第１制御部によって行なわれるため、第１制御部によるフィスカルメモリーへの書込みのみを禁じたフィスカル法規に抵触することもない。
【００１５】
（２）：前記第２制御部を経由して前記第１制御部と前記フィスカルメモリーを接続する第１通信路と、前記第２制御部を経由することなく前記第１制御部と前記フィスカルメモリーを接続する第２通信路の何れかを選択可能とし、
前記第２制御部が前記書込み処理を実行する際には前記第１通信路を選択し、
前記第１制御部が前記読出し処理を実行する際には前記第２通信路を選択することを特徴とする（１）に記載のフィスカルメモリーの制御方法。
【００１６】
例えば第２制御部とフィスカルメモリーの間に適宜セレクターを介在させることにより、フィスカルメモリーがシリアル型、パラレル型、又はこれらの組み合わせである各々の場合において上述の制御方法を実現できる。
【００１７】
（３）：前記第１通信路と前記第２通信路の選択を、前記第２制御部が制御することを特徴とする（２）に記載のフィスカルメモリーの制御方法。
【００１８】
フィスカルメモリーが第２制御部を介して第１制御部と接続される通信路を確立する処理すなわちフィスカルメモリーへの書込みを可能とする環境を成立させる処理は、フィスカル法規によれば第２制御部によって行なわれる必要がある。したがって上記の構成によればフィスカル法規を遵守することが可能である。
【００１９】
（４）：前記フィスカルメモリーへの前記書込み処理の可否を前記第２制御部が決定することを特徴とする（１）から（３）のいずれか一つに記載のフィスカルメモリーの制御方法。
【００２０】
第１制御部がフィスカルメモリーからフィスカル情報を読み出している間は、第１制御部によるフィスカルメモリーへの直接アクセスが可能となっている。しかしながら書込み処理の実行時以外は第２制御部によってフィスカルメモリーへの書込み処理を禁止することにより、第１制御部による書込みは改竄目的であるとなしを問わず不可能となる。フィスカルメモリーへの書込み処理を許可する処理は、フィスカル法規によれば第２制御部により実行される必要がある。したがって上記の構成によればフィスカル法規を遵守することが可能である。
【００２１】
また本発明によれば、以下に列挙するものも提供される。
（５）：ホストコンピューターに接続されるフィスカルプリンターであって、
フィスカル情報を記憶するフィスカルメモリーと、
少なくとも前記ホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、
少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備え、
前記フィスカルメモリーに前記フィスカル情報を記憶させる際には、前記第１制御部は前記ホストコンピューターより受信した前記フィスカル情報を前記第２制御部に転送し、前記第２制御部は前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む処理を実行し、
前記フィスカルメモリーに記憶された前記フィスカル情報を前記フィスカルメモリーから読み出す処理は、前記第２制御部による処理を介在させることなく前記第１制御部が実行することを特徴とするフィスカルプリンター。
この構成によれば、上記（１）について説明したものと同様の作用効果が得られる。
【００２２】
（６）：前記第２制御部を経由して前記第１制御部と前記フィスカルプリンターを接続する第１通信路と、
前記第２制御部を経由することなく前記第１制御部と前記フィスカルプリンターを接続する第２通信路と、
前記第１通信路と前記第２通信路の何れかを選択するセレクターと、
を更に備え、
前記第２制御部が前記書き込む処理を実行する際には前記第１通信路が選択され、前記第２制御部が前記読み出す処理を実行する際には前記第２通信路を選択されることを特徴とする（５）に記載のフィスカルプリンター。
この構成によれば、上記（２）について説明したものと同様の作用効果が得られる。
【００２３】
（７）：前記第２制御部は、前記第１通信路と前記第２通信路の何れかを選択するように前記セレクターを制御することを特徴とする（６）に記載のフィスカルプリンター。
この構成によれば、上記（３）について説明したものと同様の作用効果が得られる。
【００２４】
（８）：前記第２制御部は、前記フィスカルメモリーへの前記書込み処理の可否を決定することを特徴とする（５）から（７）のいずれか一つに記載のフィスカルプリンター。
この構成によれば、上記（４）について説明したものと同様の作用効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係るフィスカルプリンターの制御系を示す模式図である。
【図２】図１のフィスカルプリンターにおいて用いられる送信パケットのデータ構造の例を示す模式図である。
【図３】図１のフィスカルプリンターにおいて用いられる受信パケットのデータ構造の例を示す模式図である。
【図４】図１のフィスカルプリンターにおいて実行されるフィスカルメモリーへのフィスカル情報の書込み処理を示すシーケンス図である。
【図５】図１のフィスカルプリンターにおいて実行されるフィスカルメモリーからのフィスカル情報の読出し処理を示すシーケンス図である。
【図６】従来のフィスカルプリンターの制御系を示す模式図である。
【発明を実施するための形態】
【００２６】
添付図面を参照しつつ、本発明に係るフィスカルメモリーの制御方法を適用したフィスカルプリンターの実施形態を以下詳細に説明する。
【００２７】
図１に本発明の実施形態に係るフィスカルプリンター１の制御系を模式的に示す。フィスカルプリンター１は、例えばＰＯＳシステムのホストコンピューター２とバスを介して双方向通信可能に接続されており、ホストコンピューター２より供給される販売取引に関する印刷情報を印刷してレシートとして発行するとともに、例えば決済処理の度にホストコンピューター２より供給される販売取引に関するフィスカル情報を記憶保持する機能を備えている。
【００２８】
本明細書中では、「バス」という語を、コントロールバス、データバスおよびアドレスバスを包括的に含む意味で用い、特にこれらを区別しない。
【００２９】
フィスカルプリンター１は、ホストコンピューター２との通信を制御する通信制御部３と、フィスカルメモリー１０に対するフィスカル情報の書込みおよび読出し処理を制御するメモリー制御部４とを備えている。
【００３０】
通信制御部３は、バスを介して接続されたアプリケーションＣＰＵ５（第１制御部）と不揮発性メモリー６を含んで構成されている。アプリケーションＣＰＵ５は、上述したホストコンピューター２との通信を制御する機能を有する。不揮発性メモリー６には当該制御機能を実行するためのファームウェア等が記憶されており、アプリケーションＣＰＵ５により適宜データ読出しのためのアクセスが為される。不揮発性メモリー６は、マスクＲＯＭのように書替え不可能の形式や、プログラマブルＲＯＭやフラッシュＲＯＭのように書替え可能な形式の何れかにより構成される。
【００３１】
メモリー制御部４は、メモリー制御ＣＰＵ７（第２制御部）、不揮発性メモリー８、セレクター９、およびフィスカルメモリー１０を含んで構成されている。
【００３２】
メモリー制御ＣＰＵ７は、通信制御部３のアプリケーションＣＰＵ５とバスを介して双方向通信可能に接続されている。アプリケーションＣＰＵ５の処理速度（第１処理速度）は、メモリー制御ＣＰＵ７の処理速度（第２処理速度）よりも高速のものが用いられる。メモリー制御ＣＰＵ７は、フィスカル情報のフィスカルメモリー１０への書込みと、フィスカルメモリー１０における書込み保護（ライトプロテクト）の有効化・無効化（書込み処理の可否決定）とを少なくとも行なう機能を備えている。
【００３３】
不揮発性メモリー８はバスを介してメモリー制御ＣＰＵ７と双方向通信可能に接続されている。不揮発性メモリー８にはメモリー制御ＣＰＵ７の上記機能を実行するためのファームウェア等が記憶されており、メモリー制御ＣＰＵ７により適宜読み出される。不揮発性メモリー８は、マスクＲＯＭのように書替え不可能の形式や、プログラマブルＲＯＭやフラッシュＲＯＭのように書替え可能な形式の何れかにより構成される。
【００３４】
フィスカルメモリー１０は、プログラマブルＲＯＭやフラッシュＲＯＭのように書替え可能な不揮発性メモリーにより構成される。
【００３５】
セレクター９は、第１のバス１１を介してメモリー制御ＣＰＵ７と双方向通信可能に接続され、第２のバス１２を介してアプリケーションＣＰＵ５と双方向通信可能に接続され、更に第３のバス１３を介してフィスカルメモリー１０と双方向通信可能に接続されている。セレクター９は、アプリケーションＣＰＵ５からの切替コマンドを受信して第３のバス１３を第１のバス１１と第２のバス１２の何れか一方と接続させるように構成されている。すなわちフィスカルメモリー１０がメモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５と接続される通信路（第１通信路）と、フィスカルメモリー１０がメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５と接続される通信路（第２通信路）との何れかを、切替コマンドに応じて選択可能に構成されている。
【００３６】
セレクター９は、集積回路等により電気的に上記何れかの通信路を選択する構成としてもよいし、スイッチ等により機械的に上記何れかの通信路を選択する構成としてもよい。
【００３７】
本実施形態では、フィスカルメモリー１０へのフィスカル情報の書込みはフィスカル法規に則ってメモリー制御ＣＰＵ７により実行される。一方でフィスカルメモリー１０からのフィスカル情報の読出しは、より高速の処理速度を有するアプリケーションＣＰＵ５により実行される。これにより大量のフィスカル情報を一括してフィスカルメモリー１０から読み出す必要がある場合においても、迅速に処理を遂行することが可能となる。
【００３８】
具体的には、メモリー制御ＣＰＵ７を用いたフィスカルメモリー１０へのフィスカル情報の書込みは１Ｍｂｐｓ程度の速度で、アプリケーションＣＰＵ５を用いたフィスカルメモリー１０からのフィスカル情報の読出しは４０Ｍｂｐｓ程度の速度で行なわれる。但しこの数値は現行の素子性能に基づく例示に過ぎず、将来的な素子の性能向上に際して通信速度を何ら限定するものではない。
【００３９】
アプリケーションＣＰＵ５、メモリー制御ＣＰＵ７およびフィスカルメモリー１０の間では、例えばパケット方式を利用して双方向通信が行なわれる。アプリケーションＣＰＵ５からメモリー制御ＣＰＵ７へ、およびメモリー制御ＣＰＵ７からフィスカルメモリー１０へ送られるパケットを送信パケット２０と定義し、フィスカルメモリー１０からメモリー制御ＣＰＵ７へ、およびメモリー制御ＣＰＵ７からアプリケーションＣＰＵ５へ送られるパケットを受信パケット３０と定義する。
【００４０】
図２に示すように、一例として送信パケット２０はパケットヘッダ２１、コマンドデータ２２、データパケット２３、パケットエンド２４から成るデータ構造を有する。
【００４１】
パケットヘッダ２１は送受信パケット３０を認識するためのユニークデータであり、例えば０７ｈ等と定められる（ｈは１６進数を示す表記）。
【００４２】
コマンドデータ２２は所定のコマンドを認識するためのデータであり、例えば２５６個以下のコマンドを特定する８ビットのデータで表される。例えば０１ｈであればフィスカルメモリー１０へのフィスカル情報の書込み、０２ｈであればフィスカルメモリー１０からのフィスカル情報の読出し、０３ｈであればフィスカルメモリー１０がメモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５と接続されるようにセレクター９を切替、０４ｈであればフィスカルメモリー１０がメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５と接続されるようにセレクター９を切替、といったように各種コマンドを定める。
【００４３】
データパケット２３は、コマンドの種類に対応した可変データ長を有するデータの本体である。フィスカル情報はデータパケット２３により搬送される。
【００４４】
パケットエンド２４はパケットの終了を示すユニークデータであり、例えばＦＦｈ等と定められる。
【００４５】
図３に示すように、一例として受信パケット３０は応答データ３１とデータパケット３２から成るデータ構造を有する。
【００４６】
応答データ３１は、送信パケット２０のコマンドデータ２２が示すコマンドへの応答を表すデータである。例えばコマンドがデータの送信である場合、応答データ３１が００ｈであればデータの受信が正常であることを示し、０１ｈであればデータに欠落等の異常があったことを示すものと定義する。
【００４７】
データパケット３２は送信パケット２０に対してデータを返送する必要がある場合に付加される。本発明のメモリー制御方法によれば、フィスカルメモリー１０から読み出されたフィスカル情報はデータパケット３２により搬送される。
【００４８】
図４および図５を参照しつつ、本実施形態のフィスカルメモリー１０の制御方法について具体的に説明する。なお本実施形態のフィスカルプリンター１においては、書込み処理の実行時以外は、メモリー制御ＣＰＵ７によりフィスカルメモリー１０の書込み保護が有効化され、セレクター９は第１のバス１１と第３のバス１３を接続する（すなわちメモリー制御ＣＰＵ７を経由してフィスカルメモリー１０とアプリケーションＣＰＵ５が接続される）ように構成されている。
【００４９】
図４にフィスカルメモリー１０にフィスカル情報を書込む際の、アプリケーションＣＰＵ５、メモリー制御ＣＰＵ７、およびフィスカルメモリー１０各々の動作の流れを示す。
【００５０】
先ずアプリケーションＣＰＵ５がメモリー制御ＣＰＵ７に対して書込みコマンドおよびフィスカル情報を送信する（Ｓ１０）。例えば書込みコマンドを示すコマンドデータ２２とフィスカル情報を含むデータパケット２３を含む上述した送信パケット２０を送信する。なお、先ず書込みコマンドのみを送付して書込み処理の開始をメモリー制御ＣＰＵ７に対して通知し、メモリー制御ＣＰＵ７からの確認応答を受けてからフィスカル情報を送信する構成としてもよい。
【００５１】
メモリー制御ＣＰＵ７は、アプリケーションＣＰＵ５からの書込みコマンドの通知を受けて、フィスカルメモリー１０の書込み保護を無効化するコマンドをフィスカルメモリー１０へ送信する（Ｓ１１）。メモリー制御ＣＰＵ７が書込み保護の無効化を行なうのは、アプリケーションＣＰＵ５によるフィスカルメモリー１０への直接書込みを禁止したフィスカル法規の要請に従うためである。
【００５２】
次いでメモリー制御ＣＰＵ７は、フィスカルメモリー１０に対して書込みコマンドおよびフィスカル情報を送信する（Ｓ１２）。例えば書込みコマンドを示すコマンドデータ２２とフィスカル情報を含むデータパケット２３を含む上述した送信パケット２０を送信する。
【００５３】
なお、フィスカルメモリー１０から書込み保護無効化が為された旨を通知する応答を送信する構成とし、当該応答を受信後に送信パケット２０の送信を開始する構成としてもよい。また、先ず書込みコマンドのみを送付して書込み処理の開始をフィスカルメモリー１０に対して通知し、フィスカルメモリー１０からの確認応答を受けてからフィスカル情報を送信する構成としてもよい。
【００５４】
フィスカルメモリー１０は、メモリー制御ＣＰＵ７より送信された書込みコマンドに基づいて、フィスカル情報の書込みを実行し（Ｓ１３）、書込みが正常に完了した旨を示す応答データ３１をメモリー制御ＣＰＵ７へ送信する（Ｓ１４）。
【００５５】
メモリー制御ＣＰＵ７は、正常に書込み処理が完了した旨の通知をフィスカルメモリー１０から受信すると、書込み保護を有効化するコマンドをフィスカルメモリー１０へ送信する（Ｓ１５）。書込み処理の実行時以外はフィスカルメモリー１０の書込み保護を有効化することにより、フィスカル法規が求めるフィスカルメモリー１０の堅牢性を確保する。
【００５６】
次いでメモリー制御ＣＰＵ７は、正常に書込み処理が完了した旨を示す応答データ３１をアプリケーションＣＰＵ５へ送信する（Ｓ１６）。なお、フィスカルメモリー１０から書込み保護有効化が為された旨を通知する応答をメモリー制御ＣＰＵ７に送信する構成とし、当該応答を受信後に応答データ３１を送信する構成としてもよい。
【００５７】
アプリケーションＣＰＵ５は、メモリー制御ＣＰＵ７から書込み処理完了を示す応答データ３１を受信すると、フィスカル情報の書込み処理を終了する。
【００５８】
なお上記の例においてはフィスカルメモリーの書込み保護を有効化または無効化（書込み処理の可否を決定）するにあたって、メモリー制御ＣＰＵ７が対応するコマンドをフィスカルメモリー１０へ送信しているが、書込み処理の可否を決定する手法はこれに限られるものではない。例えばフィスカルメモリー１０における特定の端子における電位の状態を書込み処理の可否に対応付け、メモリー制御ＣＰＵ７が決定結果に応じて当該電位状態を切替える構成としてもよい。
【００５９】
図５にフィスカルメモリー１０からフィスカル情報を読出す際の、アプリケーションＣＰＵ５、メモリー制御ＣＰＵ７、セレクター９、およびフィスカルメモリー１０各々の動作の流れを示す。
【００６０】
先ずアプリケーションＣＰＵ５がメモリー制御ＣＰＵ７に対してセレクター切替コマンドを送信する（Ｓ２０）。メモリー制御ＣＰＵ７は、当該セレクター切替コマンドを受信すると、フィスカルメモリー１０がメモリー制御ＣＰＵ７を経由することなくアプリケーションＣＰＵ５と接続される通信路（第２通信路）を確立（第２のバス１２と第３のバス１３を接続）するようにセレクター９を制御する（Ｓ２１）。
【００６１】
メモリー制御ＣＰＵ７は、セレクター９の切替が終了すると、その旨を示す応答データをアプリケーションＣＰＵ５へ送信する（Ｓ２２）。
【００６２】
アプリケーションＣＰＵ５は、メモリー制御ＣＰＵ７からセレクター９の切替完了を示す応答データ３１を受信すると、読出しコマンドをフィスカルメモリー１０へ送信する（Ｓ２３）。例えば上述した送信パケット２０を用い、データパケット２３に読出しアドレスや読出しデータ量を指定するデータを含めるようにする。
【００６３】
フィスカルメモリー１０は、アプリケーションＣＰＵ５から送信された読出しコマンドに基づいて、指定されたフィスカル情報をアプリケーションＣＰＵ５へ向けて送信する（Ｓ２４）。例えば読出しコマンドに対する応答であることを示す応答データ３１と、フィスカル情報を含んだデータパケット３２とを備える受信パケット３０を用いて送信を行なう。
【００６４】
セレクター９がメモリー制御ＣＰＵ７を経由しない通信路を確立しているため、フィスカルメモリー１０からのフィスカル情報の読出しは、メモリー制御ＣＰＵ７よりも高い処理速度を有するアプリケーションＣＰＵ５によって行なわれる。したがってフィスカル情報の容量が大きい場合においてもデータ読出しに要する時間を大幅に短縮可能である。またアプリケーションＣＰＵ５によるフィスカルメモリー１０への書込みのみを禁じたフィスカル法規に抵触することもない。
【００６５】
アプリケーションＣＰＵ５は、フィスカルメモリー１０からのフィスカル情報読出しの完了を確認すると、メモリー制御ＣＰＵ７へ向けてセレクター切替コマンドを送信する（Ｓ２５）。メモリー制御ＣＰＵ７は、当該セレクター切替コマンドを受信すると、フィスカルメモリー１０がメモリー制御ＣＰＵ７を経由してアプリケーションＣＰＵ５と接続される通信路（第１通信路）を確立（第１のバス１１と第３のバス１３を接続）するようにセレクター９を制御する（Ｓ２６）。
【００６６】
なお、Ｓ２１で送信するセレクター切替コマンドとＳ２６で送信するセレクター切替コマンドは、セレクター９の仕様に応じて異なるデータ内容としても同じデータ内容としてもよい。セレクター９は２つの状態間を遷移するのみであるので、切替コマンドの入力の度に状態遷移を行なうように構成すれば同じデータ内容であっても問題ない。
【００６７】
メモリー制御ＣＰＵ７は、セレクター９の切替が終了すると、その旨を示す応答データをアプリケーションＣＰＵ５へ送信する（Ｓ２７）。アプリケーションＣＰＵ５は、メモリー制御ＣＰＵ７からセレクター９の切替完了を示す応答データを受信すると、フィスカル情報の読出し処理を終了する。
【００６８】
フィスカルメモリー１０がメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５と接続される通信路が確立されている間（図５におけるＳ２１からＳ２６の間）は、アプリケーションＣＰＵ５によるフィスカルメモリー１０への直接アクセスが可能となっている。しかしながら、上述したように書込み処理の実行時以外はフィスカルメモリー１０の書込み保護が禁止されている。よってアプリケーションＣＰＵ５による書込みは改竄目的であるとなしを問わず不可能であり、フィスカル法規に抵触することはない。
【００６９】
フィスカルメモリー１０がメモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５と接続される通信路を確立する処理、すなわちメモリー制御ＣＰＵ７によるフィスカルメモリー１０への書込みを可能とする環境を成立させる処理は、フィスカル法規によればメモリー制御ＣＰＵ７により遂行される必要がある。本実施形態ではセレクター９の切替制御をメモリー制御ＣＰＵ７に遂行させているため、フィスカル法規を遵守することが可能である。
【００７０】
以上、上記実施形態に基づいて本発明に係るフィスカルメモリー１０の制御方法について説明したが、上記実施形態は本発明の理解を容易にするためのものであって、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく変更・改良され得ると共に、本発明にはその等価物が含まれる事は勿論である。
【００７１】
例えば、上記フィスカルプリンター１にシリアル型の不揮発性メモリーを用い、メモリー制御ＣＰＵ７からフィスカルメモリー１０にフィスカル情報を送信するためのデータラインと、フィスカルメモリー１０からアプリケーションＣＰＵ５へフィスカル情報を送信するためのデータラインとを予め独立して設けておけば、セレクター９を省略することが可能である。この場合、書込みコマンドが入力されると書込み専用のデータラインを用いてフィスカル情報をメモリー制御ＣＰＵ７から受信し、読出しコマンドが入力されると読出し専用のデータラインを用いてフィスカル情報をアプリケーションＣＰＵ５へ送信する動作を行なうようフィスカルメモリー１０を構成すればよい。
【００７２】
この構成例においても、フィスカル情報の書込みはメモリー制御ＣＰＵ７により、フィスカル情報の読出しはアプリケーションＣＰＵ５により実行されるため、フィスカル法規に抵触することなくフィスカル情報の読出しに要する時間を短縮可能である。
【００７３】
上記の実施形態においては、フィスカルメモリー１０として単一の不揮発性メモリーを用いる例を説明している。しかしながら例えばシリアル型の不揮発性メモリー（フラッシュＲＯＭ等）とパラレル型の不揮発性メモリー（ＯＴＰＲＯＭ等）を組み合わせて使用する構成も可能である。この場合、各々の不揮発性メモリーについて、メモリー制御ＣＰＵ７を介してアプリケーションＣＰＵ５に接続される通信路とメモリー制御ＣＰＵ７を介することなくアプリケーションＣＰＵ５に接続される通信路の何れかを切替可能にセレクター９を構成する。
【００７４】
この構成によれば、例えばフィスカル法規上重要な電子署名等の改竄防止用データをパラレル型の不揮発性メモリーに記録し、それ以外のデータをシリアル型の不揮発性メモリーに記録することができ、フィスカル法規が求める堅牢性を維持しつつデータの読出し速度の向上が可能である。
【００７５】
上記の実施形態においては、アプリケーションＣＰＵ５がホストコンピューター２との通信を制御する例を説明している。しかしながら当該アプリケーションＣＰＵ５は当該機能に加えてフィスカルプリンター１の印刷動作を制御する機能を備えるものであってもよい。
【符号の説明】
【００７６】
１ フィスカルプリンター
２ ホストコンピューター
３ 通信制御部
４ メモリー制御部
５ アプリケーションＣＰＵ（第１制御部）
７ メモリー制御ＣＰＵ（第２制御部）
９ セレクター
１０ フィスカルメモリー
【特許請求の範囲】
【請求項１】
フィスカル情報を記憶するフィスカルメモリーと、少なくともホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備えるフィスカルプリンターにおける前記フィスカルメモリーの制御方法であって、
前記第１制御部によって前記ホストコンピューターより前記フィスカル情報を受信するとともに該フィスカル情報を前記第２制御部に転送し、前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む書込み処理を、前記第２制御部により実行することによって前記フィスカル情報を前記フィスカルメモリーに記憶させ、
前記フィスカルメモリーに記憶された前記フィスカル情報を該フィスカルメモリーから読み出す読出し処理を、前記第２制御部による処理を介在させることなく前記第１制御部により実行することを特徴とするフィスカルメモリーの制御方法。
【請求項２】
前記第２制御部を経由して前記第１制御部と前記フィスカルメモリーを接続する第１通信路と、前記第２制御部を経由することなく前記第１制御部と前記フィスカルメモリーを接続する第２通信路の何れかを選択可能とし、
前記第２制御部が前記書込み処理を実行する際には前記第１通信路を選択し、
前記第１制御部が前記読出し処理を実行する際には前記第２通信路を選択することを特徴とする請求項１に記載のフィスカルメモリーの制御方法。
【請求項３】
前記第１通信路と前記第２通信路の選択を、前記第２制御部が制御することを特徴とする請求項２に記載のフィスカルメモリーの制御方法。
【請求項４】
前記フィスカルメモリーへの前記書込み処理の可否を前記第２制御部が決定することを特徴とする請求項１から３のいずれか１項に記載のフィスカルメモリーの制御方法。
【請求項５】
ホストコンピューターに接続されるフィスカルプリンターであって、
フィスカル情報を記憶するフィスカルメモリーと、
少なくとも前記ホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、
少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備え、
前記フィスカルメモリーに前記フィスカル情報を記憶させる際には、前記第１制御部が前記ホストコンピューターより受信した前記フィスカル情報を前記第２制御部に転送し、前記第２制御部が前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む書込み処理を実行し、
前記フィスカルメモリーに記憶された前記フィスカル情報を該フィスカルメモリーから読み出す読出し処理は、前記第２制御部による処理を介在させることなく前記第１制御部が実行することを特徴とするフィスカルプリンター。
【請求項６】
前記第２制御部を経由して前記第１制御部と前記フィスカルメモリーを接続する第１通信路と、
前記第２制御部を経由することなく前記第１制御部と前記フィスカルメモリーを接続する第２通信路と、
前記第１通信路と前記第２通信路の何れかを選択するセレクターと、
を更に備え、
前記第２制御部が前記書込み処理を実行する際には前記第１通信路が選択され、前記第１制御部が前記読出し処理を実行する際には前記第２通信路が選択されることを特徴とする請求項５に記載のフィスカルプリンター。
【請求項７】
前記第２制御部は、前記第１通信路と前記第２通信路の何れかを選択するように前記セレクターを制御することを特徴とする請求項６に記載のフィスカルプリンター。
【請求項８】
前記第２制御部は、前記フィスカルメモリーへの前記書込み処理の可否を決定することを特徴とする請求項５から７のいずれか１項に記載のフィスカルプリンター。
【請求項１】
フィスカル情報を記憶するフィスカルメモリーと、少なくともホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備えるフィスカルプリンターにおける前記フィスカルメモリーの制御方法であって、
前記第１制御部によって前記ホストコンピューターより前記フィスカル情報を受信するとともに該フィスカル情報を前記第２制御部に転送し、前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む書込み処理を、前記第２制御部により実行することによって前記フィスカル情報を前記フィスカルメモリーに記憶させ、
前記フィスカルメモリーに記憶された前記フィスカル情報を該フィスカルメモリーから読み出す読出し処理を、前記第２制御部による処理を介在させることなく前記第１制御部により実行することを特徴とするフィスカルメモリーの制御方法。
【請求項２】
前記第２制御部を経由して前記第１制御部と前記フィスカルメモリーを接続する第１通信路と、前記第２制御部を経由することなく前記第１制御部と前記フィスカルメモリーを接続する第２通信路の何れかを選択可能とし、
前記第２制御部が前記書込み処理を実行する際には前記第１通信路を選択し、
前記第１制御部が前記読出し処理を実行する際には前記第２通信路を選択することを特徴とする請求項１に記載のフィスカルメモリーの制御方法。
【請求項３】
前記第１通信路と前記第２通信路の選択を、前記第２制御部が制御することを特徴とする請求項２に記載のフィスカルメモリーの制御方法。
【請求項４】
前記フィスカルメモリーへの前記書込み処理の可否を前記第２制御部が決定することを特徴とする請求項１から３のいずれか１項に記載のフィスカルメモリーの制御方法。
【請求項５】
ホストコンピューターに接続されるフィスカルプリンターであって、
フィスカル情報を記憶するフィスカルメモリーと、
少なくとも前記ホストコンピューターとの通信を制御し、第１処理速度で動作する第１制御部と、
少なくとも前記フィスカルメモリーの動作を制御し、前記第１処理速度よりも低い第２処理速度で動作する第２制御部とを備え、
前記フィスカルメモリーに前記フィスカル情報を記憶させる際には、前記第１制御部が前記ホストコンピューターより受信した前記フィスカル情報を前記第２制御部に転送し、前記第２制御部が前記第１制御部より転送された前記フィスカル情報を前記フィスカルメモリーに書き込む書込み処理を実行し、
前記フィスカルメモリーに記憶された前記フィスカル情報を該フィスカルメモリーから読み出す読出し処理は、前記第２制御部による処理を介在させることなく前記第１制御部が実行することを特徴とするフィスカルプリンター。
【請求項６】
前記第２制御部を経由して前記第１制御部と前記フィスカルメモリーを接続する第１通信路と、
前記第２制御部を経由することなく前記第１制御部と前記フィスカルメモリーを接続する第２通信路と、
前記第１通信路と前記第２通信路の何れかを選択するセレクターと、
を更に備え、
前記第２制御部が前記書込み処理を実行する際には前記第１通信路が選択され、前記第１制御部が前記読出し処理を実行する際には前記第２通信路が選択されることを特徴とする請求項５に記載のフィスカルプリンター。
【請求項７】
前記第２制御部は、前記第１通信路と前記第２通信路の何れかを選択するように前記セレクターを制御することを特徴とする請求項６に記載のフィスカルプリンター。
【請求項８】
前記第２制御部は、前記フィスカルメモリーへの前記書込み処理の可否を決定することを特徴とする請求項５から７のいずれか１項に記載のフィスカルプリンター。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１０８８５１（Ｐ２０１２−１０８８５１Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５８９５６（Ｐ２０１０−２５８９５６）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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