フローサイトメトリに関する用途についてのマルチゲインアダプティブリニア処理およびゲート制御されたデジタルシステム
本願に開示されたのは、フローサイトメーターについての電子処理システムであり、その電子処理システムは、処理チップを用い、その処理チップは、パラレルアーキテクチャの中でデータをサンプルベースで処理しデータの高いスループットを提供する。加えて、フィードバック回路を用いて整合されるマルチゲインリニア増幅器が用いられ、それによって、正確なデータ、および高いダイナミックレンジを有する高解像度のデータを提供する。
【発明の詳細な説明】
【背景技術】
【０００１】
フローサイトメトリは、単一のセルのような単一の粒子の、複数の物理的特徴を同時に測定および分析するために用いられる技術である。フローサイトメトリを用いて測定され得るセルの特徴および特性は、大きさ、粒度、内部の複雑性、蛍光強度およびセルの他の特徴を含む。光電子倍増管のような検出器は、前方散乱、面散乱および蛍光を検出し、それによりセルの様々な特性を測定するために用いられる。フローサイトメーターにより識別される特徴および特性は、次いでセルを分析、識別および／またはソートするために用いられ得る。
【０００２】
典型的なフローサイトメーターは、３つのメインシステム、すなわち、流体システム、光学システムおよび電子システムを用いる。流体システムは、流体ストリーム中の粒子が照射用のレーザービームを通り過ぎるように流体ストリーム中の粒子を移送する。光学システムは、流体ストリームの中の個々の粒子を照射するレーザー、光をフィルターする光学フィルター、ならびに蛍光および／または散乱を検出する光電子倍増管を含む。電子システムは、光電子倍増管または他の検出器から生成されるアナログ信号を処理し、それらの信号をアナログおよび／またはデジタル形式で処理し、セルに対する識別情報を提供し、粒子のソートを制御するための制御信号を生成する。
【０００３】
フローサイトメーターは非常に高速で動作するため、電子システムもまた、非常に高速に、かつ高解像度で非常に正確に、かつ高いダイナミックレンジで動作することが必要である。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明は、それゆえフローサイトメーター内のデータの複数のチャネルを処理する方法を含み得、該方法は、該データをデジタル化することにより、デジタル化されたデータの複数のチャネルを生成することと、該デジタル化されたデータの複数のチャネルを処理チップ内で並列に処理することとを含み、該処理チップは機能を果たし、該機能は、該デジタル化されたデータの複数のチャネルのうちのデジタル化されたデータの選択された個々のチャネルを、複数の選択された時間遅延だけ遅延させることにより、該デジタル化されたデータの複数のチャネルを時間的に整列させることと、該デジタル化されたデータの複数のチャネルと閾値を比較することによって、該デジタル化されたデータの複数のチャネルからチャネルトリガを生成することと、該チャネルトリガのサブセットを選択することにより、イベントウィンドウ信号の生成を促進することと、該処理チップ内のプログラマブルロジックを用いることにより、該イベントウィンドウ信号の生成をさらに促進することと、該デジタル化されたデータの複数のチャネルから、デジタル化されたデータ出力信号を生成することと、該イベントウィンドウ信号を用いて、該デジタル化されたデータ出力信号を選択することとを含む。
【０００５】
本発明は、入力データの広範囲の振幅が検出されるフローサイトメーター内で高解像度の出力データを生成する方法をさらに含み得、該方法は、予め決められたゲインファクターを用いて該入力データを増幅することにより、増幅された入力データを生成することと、該入力データをデジタル化することにより、２進数の入力データを生成することと、該増幅された入力データをデジタル化することにより、増幅された２進数の入力データを生成することと、該増幅された入力データの該予め決められたゲインファクターに相当する、該２進数の入力データの２進乗算を行うことにより、２進乗算された入力データを生成することと、該増幅された２進数の入力データと該２進乗算された入力データとを比較することにより、該増幅された２進数の入力データと該２進乗算された入力データとの不一致を無くすことと、予め決められた基準に基づき、該増幅された２進数の入力データか該２進乗算された入力データかを選択することにより、高解像度の出力データを生成することとを含む。
【０００６】
本発明は、複数の入力データ信号を同時に並列に処理することにより高いデータスループットを提供する、フローサイトメーターのための電子制御システムをさらに含み得、該システムは、該複数の入力データ信号をデジタル化し、それにより複数の２進数の入力データ信号を生成するアナログデジタル変換器と、該２進数の入力データ信号を同時に並列に処理する処理チップとを含み、該処理チップは、該２進数の入力データ信号を時間的に整列させる遅延回路と、該２進数の入力データ信号と予め決められた閾値とを比較することにより、チャネルトリガを生成する比較器回路と、該２進数の入力データ信号から２進数の出力データ信号を生成する検出器回路と、該チャネルトリガおよびプログラマブルロジックを用いることにより、該２進数の出力データ信号のサブセットを選択するイベントウィンドウ信号を生成するイベントウィンドウジェネレータとを含む。
【０００７】
本発明は、広範囲の入力データ信号が検出されるフローサイトメーター内で高解像度の出力データ信号を生成するシステムをさらに含み得、該システムは、選択されたゲインファクターにより複数の入力データ信号を増幅し、それにより複数の増幅された入力データ信号を生成する増幅器と、該入力データ信号をデジタル化し、それにより２進数の入力データ信号を生成するアナログデジタル変換器と、該増幅された入力データ信号をデジタル化し、それにより増幅された２進数の入力データ信号を生成するさらなるアナログデジタル変換器と、該２進数の入力データ信号と該増幅された２進数の入力データ信号とを比較し、それにより該２進数の入力データ信号と該増幅された２進数の入力データ信号との不一致を無くす第１の比較器と、該２進数の入力データ信号か該増幅された２進数の入力データ信号かを予め決められた基準に基づき選択し、それにより高解像度かつ整合した入力データ信号を提供する第２の比較器とを含む。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、フローサイトメーターのための電子制御システムの一実施形態の概要ブロック図である。
【図１Ｂ】図１Ｂは、フローサイトメーターのための電子制御システムの代替の実施形態の概要ブロック図である。
【図２】図２は、図１で説明される処理チップの一実施形態の概要ブロック図である。
【図３Ａ】図３Ａは、マルチゲインリニア処理を用いないチャネルプロセッサの単一チャネルの一実施形態の概要ブロック図である。
【図３Ｂ】図３Ｂは、マルチゲインリニア処理を用いる信号プロセッサの単一チャネルの一実施形態の概要ブロック図である。
【図４】図４は、出力のいくつかのチャネルを示す、光電子倍増管または他の検出器の典型的なアナログ出力のグラフである。
【図５】図５は、デジタル化された図４の信号を示すグラフである。
【図６】図６は、整列された図５のデジタル化信号を説明するグラフである。
【図７】図７は、イベントウィンドウを説明するグラフである。
【図８Ａ】図８Ａは、マルチゲインリニア処理を用いた信号プロセッサの単一チャネルの一実施形態の概要ブロック図であり、比較回路およびステッチング／選択器回路を説明する。
【図８Ｂ】図８Ｂは、マルチゲインリニア処理を用いた信号プロセッサの単一チャネルの第２の実施形態の概要ブロック図であり、比較回路およびステッチング／選択器回路を説明する。
【図８Ｃ】図８Ｃは、加重ゲイン移行回路の概要ブロック図である。
【図９】図９は、データコンソリデーター／シリアライザーの一実施形態の概要ブロック図である。
【発明を実施するための形態】
【０００９】
図１Ａはフローサイトメーターのための電子制御１００システムの一実施形態の概要ブロック図である。図１Ａに示している通り、光電子倍増管１０２、１０４、１０６およびフローサイトメーターに用いられ得る他の光電子倍増管は、レーザービームによって照射された単一の粒子から光信号を検知する。前述の通り、それぞれの光電子倍増管によって検知された光信号は、散乱信号または蛍光信号であり得る。光電子倍増管１０２、１０４、１０６によってそれぞれ生成されるチャネルＡ１０８、チャネルＢ１１０およびチャネルＮ１１２からの電気信号はアナログデジタル変換器１１４、１１６、１１８にそれぞれ印加される。アナログデジタル変換器１１４、１１６、１１８からのデジタル化された信号は処理チップ１２０に印加される。処理チップは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）や、特定用途向け集積回路（ＡＳＩＣ）等を含み得、それはサンプルベースでチップを介してそれぞれのサンプルをクロック制御することができる。処理チップ１２０の中に高速処理ロジックが含まれているため、データの高い処理能力が実現され得る。
【００１０】
光電子倍増管１０２、１０４、１０６は演算増幅器（示されていない）を普通に用いるトランス型インピーダンス回路を用いて電圧信号に変換される電流出力信号を生成する。電圧信号は、光電子倍増管１０２によって検知されたパルスを表す。光電子倍増管１０２、１０４、１０６は、レーザーまたは他の光源によって照射された粒子または粒子の蛍光から散乱された光を検知する。光電子倍増管１０２による検知の前に光をフィルターするシステムにおいては、フィルターもまた存在し得る。光電子倍増管は非常に感度が良く、非常に薄暗いものから非常に明るいものまで広範囲の光信号を検知することができる。検知されたパルスは、一般に数マイクロボルトから１０ボルトかそれよりも高くまで変化するガウスプロフィールを有する。パルスの電圧は、光電子倍増管によって検知された光信号の強度を表す。セルに非常に薄暗い応答から非常に明るい応答までの異なった応答のレベルを生成させる蛍光色素によって、セルは染色し得る。自己蛍光セルは、染色を使用せずに光応答を生成し得る。自己蛍光および異なる染色の結合だけでなく、光の散乱はセルを識別するために使われる。したがって、非常に明るい応答および非常に薄暗い応答の両方の検知および処理は、一般に、しばしばセルの識別およびセルの分析において必要である。
【００１１】
加えて、応答の他の特徴はセルを特徴付けることにおいて有用であり得る。例えば、応答のピーク高、応答のパルス幅およびガウス曲線下の面積は、セルを識別するための情報を提供し得る。これらの結果の演算操作はまた、さらなる識別情報を提供し得る。例えば、パルス高でガウス曲線下の面積を割ったものは、さらなる識別情報を提供し得る。加えて、他のロジック結合が望まれ得る。
【００１２】
応答の他のブール結合は、セルを特徴付けるさらなる情報を提供し得る。例えば、あるセルは、一つの波長における蛍光によって識別されるが、他の波長における蛍光では識別されないことがある。別の例によると、特定の波長において特定のセルは特定の面散乱を示すが蛍光を示さないことがある。したがって、ガウス応答の特定の結合は、セルの識別において特別重要になり得る。したがって、これらのブールロジック処理は、セルを特徴付ける貴重なツールになり得る。従来技術の電子処理技術を用いると、ブールロジックは時間の浪費になり、そしてデータの高いスループットを制限し得る。ブールロジック処理を行うことおよび信号のソートを生成するための意思決定処理だけでなく様々な数学処理を、信号が検知される時間から、粒子が粒子ソーターに非常に高いフローレートで移動する時間までの間に行う能力は、極度に高い処理速度を必要とする。また、光電子倍増管によって生成される応答は、高いレートで起こり得、非常に短い継続時間であり得る。応答は、アナログデジタル変換器によって用いられる非常に高いサンプルレートを必要とする４００ＮＳと同じくらい短時間であり得る。アナログデジタル変換器の非常に高いサンプリングレートは、応答のパルス波形を正確に特徴付けるために高い処理レートを必要とする。イベントは高いレートで起こり得、サンプリングレートは高くなければならないので、データの多くの量が、処理されなければならない非常に短い期間の間に生成される。従来技術の解決策は、サンプルレートおよびイベントレートを制限し、その結果より少ない量のデータが処理されることになる。
【００１３】
図１Ａに示されている特定のインプリメンテーションにおいて、データのＮチャネルは一つの処理チップ１２０によって処理される。さらなる処理チップがさらなるチャネルを処理するために必要である場合は、サイドバンドインターボード（またはインターチップ）通信リンク１２２が、処理チップ間における同期および、汎用通信ライン、イベントウィンドウトリガ信号、アボート信号、スロットル信号、システム起動信号等を用いる他の機能を提供するために処理チップ１２０によって生成され得、そしてそのことは、下記に詳細に開示されている。データ信号１２６は処理チップ１２０によって生成され、高速システムバス１２８に印加される。システムバス１２８に接続されているのは組み込みコンピュータ１３０であり、組み込みコンピュータ１３０は、組み込みコンピュータ１３０からの情報を表示するディスプレイ１３２に接続され得る。加えて、組み込みコンピュータ１３０は、リンク１３４によって示されている通り、ネットワークまたは他のコンピュータに接続され得る。ソートタイミングユニット１３６はセルソーター１３８に結合されている。
【００１４】
稼動中において、プロセッサ１３０は、処理チップ１２０内のシステムレジスタ、およびシステムバス１２８に接続され得る他のシステム周辺装置または装置のプログラミングをセットアップするための拡張インターフェースとして用いられる。データの選択についての決定、およびデータの処理は、処理チップ１２０によって行われる。処理されたデータ１２６は、システムバス１２８を介して、処理チップ１２０によって組み込みコンピュータ１３０へ送られる。組み込みコンピュータ１３０は処理されたデータからセルを識別するためのソフトウェアを用い得、ソートタイミングユニット１３６に送信されるソート決定を提供し得る。ソートタイミングユニット１３６はセルソーター１３８を制御する。セルソーター１３８はソート決定およびソート機能を実行して、セルを適切なソートレセプタクルにソートする。代替の構成において、ソートタイミングユニット１３６は、組み込みコンピュータ１３０の補助なしで、処理チップからのデータを直接に処理し、セルを識別することにより、独立してソート決定を作成し得、それにより組み込みコンピュータ１３０にかかる負担の軽減およびソート決定の生成を行う。さらに、フローサイトメーターアナライザーによって普通に行われる処理のように、セルをソートする必要がなく、データ収集および分析が必要とされる場合は、ソートタイミングユニット１３６およびセルソーター１３８は必要とされない。その例において、処理されたデータ１２６は、組み込みコンピュータ１３０によって受け取られ、ここで組み込みコンピュータは、データを分析し、統計、ヒストグラムおよびデータの他の表示を生成し、統計、ヒストグラムおよびデータの他の表示は、次いでディスプレイ１３２に表示され得るか、リンク１３４を介してネットワークまたは他のコンピュータと通信され得る。リンク１３４はまた、遠隔操作のために、ネットワークおよび他のコンピュータ装置が組み込みコンピュータ１３０とインターフェースをとることを可能にするために用いられ得る。
【００１５】
処理チップ１２０は、チャネル１０８、１１０、１１２のそれぞれのデータを並列に処理する。処理チップ１２０はパラレルパイプライン構造を有しているので、それぞれのチャネルは、それぞれのクロックパルスについてサンプルベースで処理チップ１２０を介してパイプライン方式に設計される。一部の従来技術の装置は、データの全てをメモリに転送し、次いで標準プロセッサを用いてデータを処理するが、それはかなり遅いデータ処理の態様である。そのような従来技術を用いると、そのデータの一部のみの処理を伴う、毎秒１０メガサンプルより少ないデータサンプルレートは、極度に速いデジタル信号プロセッサをもってさえも、達成するのは困難である。処理チップ１２０において、データの全ては、それぞれのチャネルについて並列様式にチップを介してパイプライン方式で実行され得、その様式においてデジタル方式で処理され得る。決定ロジックは、処理チップ１２０の出力が選択および処理された入力データからの結果の全てを含んでいて非常に高速方式で達成されるように処理チップ１２０において予めプログラムされ得る。処理チップ１２０はそれゆえに、データ出力１２６における出力選択結果を生成するために並列様式においてそれぞれのチャネルから高速でデータを扱うための並列処理パイプラインアーキテクチャを用い得る。毎秒１００メガサンプルより高い速度は、下記に説明するような、高解像度でサンプルデータの全てが処理される状況下で達成され得る。
【００１６】
図１Ｂは、フローサイトメーターのための電子制御システムの代替の実施形態１５０を説明する。図１Ｂは従来技術のシステムが直面する他の問題を扱っている。上述の通り、光電子倍増管からの信号レベルは、広範囲に渡って変化し得る。例えば、光電子倍増管からの出力信号は、非常に小さい電流であって、電圧に変換されたときに１００マイクロボルトの範囲内にある非常に小さい電流から、非常に大きな電流であって、電圧に変換されたときに１０ボルトの範囲内にある非常に大きな電流まで変わり得る。極端に明るい応答に次いで、非常に暗い応答が起こり得る。セルの適切な識別を保証するために、多くの場合、非常に低い電圧と非常に高い電圧との両方において高解像度の信号を分析することが望ましい。光電子倍増管から生成される広範囲出力での高解像度の出力は、異なった種類のセルを適切に区別するための情報を提供するために、電子システムから提供されるべきである。図１Ｂの実施形態において、マルチゲインリニアアダプティブ処理は、それぞれ、チャネルＡ（１５８）、チャネルＢ（１６０）およびチャネルＮ（１６２）上の光電子倍増管１５２、１５４および１５６によって生成された信号の広範囲に対して、より高い解像度の出力応答を提供するために用いられる。
【００１７】
図１Ｂに示されている通り、光電子倍増管１５２、１５４、１５６のそれぞれからの出力を含むそれぞれのチャネルは、複数のゲイン回路で構成される別個の経路に適用される。また図１Ｂに示されている通り、ゲイン回路１６４、１７２、１８０は、光電子倍増管信号に、１のゲインを提供する。必要に応じて、これらのステージに他のゲインの量が提供され得る。ゲイン回路の第２のセットはまた、ゲイン回路１６６、１７４および１８２のように、それぞれのチャネルに接続され得る。例えば、ゲイン回路１６６、１７４および１８２のそれぞれは、１２８ｘのゲインを提供し、そしてそれは２の累乗２７である。光電子倍増管の出力の範囲に依存して、必要に応じて、他のゲイン量が使用され得る。別個のゲインステージは、光電子倍増管からの高い出力信号および低い出力信号の両方の高解像度を提供するように機能する。
【００１８】
また、図１Ｂにて説明されている通り、ゲイン回路１６４、１６６、１７２、１７４、１８０、１８２のそれぞれからの出力は、それぞれ、別個のアナログデジタル変換器１６８、１７０、１７６、１７８、１８４、１８６に印加される。アナログデジタル変換器はアナログ信号をデジタル信号に変換する。処理チップ１８８は処理チップ１２０に似ているが、マルチゲインステージを扱いゲインステージを結合するためのさらなる回路を含んでいるため、使用されているゲインステージとは関係なく、正確かつ高解像度かつ整合した出力が提供される。ゲインステージの正確な「ステッチング」は、所望の整合した結果を提供する。最高の解像度を達成するために適切なゲインステージを選択するための選択処理はまた、処理チップ１８８によって提供される。処理チップ１８８の出力は処理チップ１２０の出力と同じであり、同様の番号が付けられている。サイドバンドインターボンドまたはインターチップ通信リンク１２２は、データ、イベントウィンドウ情報、アボート信号、スロットル信号およびシステム起動信号の同期および転送のための汎用通信（ＧＰｃｏｍ）ラインを提供する。データ信号１２６はシステムバス１２８に印加される。また、システムバスに取り付けられているのは組み込みコンピュータ１３０およびソートタイミングユニット１３６であり、それは次いでセルソーター１３８に接続されている。ディスプレイ１３２は組み込みコンピュータ１３０に接続されている。これらの回路のそれぞれは、図１Ａに関連して記載されている類似の装置と同様の機能を行う。リンク１３４はネットワークおよび／または他のコンピュータシステムとのインターフェースを提供する。
【００１９】
図２は、処理チップ２００の一実施形態の概要ブロック図である。データ信号２０２、２０４は、図１Ａおよび図１Ｂにおいて説明されている通り、プロセッサ２０６、２０８にそれぞれ転送される。処理チップ２００は、並列様式で複数の入力を処理する複数のチャネルプロセッサを含み得る。現在の技術を用いると、処理チップ２００において使用できるチャネルプロセッサの数は制限される。例えば、４から８チャネルプロセッサが、ＦＰＧＡのような単一の処理チップ２００において典型的に使用され得る。チャネルプロセッサチップの機能は、データの同期、データのフィルター、調整可能なゲインの提供、チャネルトリガの生成ならびにピーク出力信号、集約された出力信号、パルス幅情報および他の所望の出力信号を生成するためのデータ処理である。これらの信号は、図３Ａおよび図３Ｂに関連してより詳細に述べられる。
【００２０】
図２に示されている通り、チャネルプロセッサ２０６は、バッファ／ｍｕｘ２３０に印加されるチャネルトリガ２１２を生成する。同様に、チャネルプロセッサ２０８もまた、バッファ／ｍｕｘ２３０に印加されるチャネルトリガ２１４を生成する。チャネルプロセッサ２０６、２０８のそれぞれからの様々なデータ出力２１６、２１８は、データコンソリデーター／シリアライザー２２０に印加される。これらのデータ出力２１６、２１８はまたデジタルオシロスコープモジュール２３４に印加される。データコンソリデーター／シリアライザー２２０の目的は、データコンソリデーター／シリアライザー２２０に印加された複数のチャネルの大きな並列データセットを配置して、バスインターフェース２２４に印加される３２ビットデータワードのセットにすることである。データコンソリデーター／シリアライザー２２０の動作は、図９に関連してより詳細に述べられる。データコンソリデーター／シリアライザー２２０によってバスインターフェース２２４に印加される一連の３２ビットデータワードは、バスインターフェース２２４によってシステムバス１２８にダウンロードされる。
【００２１】
また、図２に示されている通り、システムレジスタ２３６は、プロセッサ１３０によってバスインターフェース２２４を介してアクセスされる。システムレジスタは状態を生成し、図２に示されているモジュールのそれぞれへと接続するライン２３８を制御する。システムレジスタ２３６は、図２に説明されている様々なコンポーネントを制御するために値がロードされ得る読み／書きメモリを含む。加えて、様々なコンポーネントの状態が、プロセッサ１３０によってシステムレジスタ２３６から読み出され得る。
【００２２】
さらに図２に示されている通り、チャネルプロセッサのそれぞれからのデータはデジタルオシロスコープモジュール２３４に転送される。歴史的に、オペレータは異なったセル上の異なったタイプの染料を試用し、かつ様々な操作を行うために、オシロスコープを用いることによって光電子倍増管からのデータを見ることを望んできた。図１Ａ、図１Ｂおよび図２の実施形態は高速アナログデジタル変換器およびＲＡＭ等を有するので、デジタルオシロスコープは、ディスプレイ１３２がデジタルオシロスコープの情報を表示するように処理チップの中にインプリメントされ得る。デジタルオシロスコープモジュール２３４は、ディスプレイ１３２に表示される情報を提供するために、バスインターフェース２２４を介してシステムバス１２８と接続されている。汎用通信信号は、所望の情報に対するトリガーとなるために、デジタルオシロスコープモジュール２３４によって用いられる。これらのサンプルの波形の形状だけでなく全てのデジタルサンプルを見ることができる。加えて、他の制御信号だけでなく同期信号も見ることができる。
【００２３】
図２に関連して上述した通り、複数のチャネルプロセッサからのチャネルトリガ２２８はバッファ／マルチプレクサ２３０に印加される。バッファ／マルチプレクサ２３０は、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８に印加されるイベントウィンドウおよび同期信号２３２を生成するために入力チャネルトリガのサブセットを選択する。バッファ／マルチプレクサ２３０は、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８に印加されるイベントウィンドウおよび同期信号２３２として選択された特定のチャネルトリガ２２８を変更するためにプログラムされ得る。例えば、システムのオペレータが特定の波長におけるセルの蛍光のような特定の事象に関連するあるチャネルトリガに基づいたイベントウィンドウを生成したいとだけ望んでいる場合は、そのようなプログラミングはシステムバス１２８を介してバッファ／マルチプレクサ２３０に入力され得る。イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８は、イベントウィンドウおよび同期信号２３２を受け取り、イベントウィンドウ信号２１０を生成するためにこれらの信号を処理する。イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８は、イベントウィンドウを生成するためのさらなるロジックを提供するために、システムバス１２８を介してプログラムされ得る。イベントウィンドウ２１０を生成するために、ブールロジックのどのような結合でも、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８によって、イベントウィンドウおよび同期信号２３２に基づいて行われ得る。例えば、第１、第２および第４の信号がポジティブであるが第３の信号がポジティブでないときにシステムのオペレータがイベントウィンドウを生成したい場合、そのロジックは単純にイベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８内にダウンロードされ得る。ルックアップテーブルは、様々な入力について所望の出力を提供するために、所望のロジックをインプリメントするために用いられ得る。システムに同期を提供するために、イベントウィンドウ２１０は次いで、システムバス１２８だけでなくチャネルプロセッサ２０６、２０８に印加される。したがって、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８におけるルックアップテーブルにおいて提供され得るロジックだけでなくバッファ／マルチプレクサ２３０によるチャネルトリガ２２８の選択は、イベントウィンドウの選択および同期の提供における様々なブールロジックの結果を可能にする。
【００２４】
イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８におけるルックアップテーブルを用いることによって、ハードワイヤードロジックを有する代わりに、所望の答えを提供するため、および、他の態様では所望の出力を生成することが要求されるであろう拡張ロジック回路を避けるために、ルックアップテーブルは簡単にプログラムされ得る。加えて、ルックアップテーブルは別のロジック回路に頼るよりも、所望のロジックを提供するために簡単にプログラムされ得る。ルックアップテーブルを用いると、出力のどのような結合も提供され得る。４つの入力ラインは、ルックアップテーブルにおけるメモリは所望の答えがロードされ得るようにアドレスラインとして使用され得る。どのような可能なロジック結合でも、複雑なリプルロジックを介する必要なしに、１クロック以内に提供され、複雑なリプルロジックは別のやり方では必要とされる。ルックアップテーブルは、所望の出力を提供する非常に速くかつ非常に強力な方法を提供し、単純に処理チップ１２０、１８８にプログラムされ得る様々なブールロジック結合の使用を可能にする。イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８は、それゆえに、バッファ／ｍｕｘ２３０によって選択された選択チャネルトリガ２３２を受け取り、イベントウィンドウ信号２１０を生成するためにいつ所望のイベントが発生するかを決定するために、ルックアップテーブルにロードされているロジックを用いて、それらを結合する。例えば、イベントのある組み合わせが検出される限り、またはイベントのある組み合わせが検出されない限り、システムのオペレータはイベントウィンドウが起こることを望まなくあり得る。オペレータによって簡単にプログラムされ得るルックアップテーブルを用いることによって、ロジックの全てはイベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８に組み込まれ得る。
【００２５】
他の信号はまた、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８によって生成され得る。例えば、アボート信号およびスロットル信号は、イベントウィンドウジェネレータ２２８によって生成され得る。イベントウィンドウ２１０はいつイベントを発生させるかを定義する。アボート信号は、イベントが始まった後にイベントをアボートさせるために用いられ得る。例えば、あるイベントがある閾値よりも下に下がり、次いで閾値よりも上に戻った場合、２つの粒子が互いに非常に接近していることを示すものであるが、イベントはアボートされるべきである。アボート信号は次いで、データが良くないデータであり削除されるべきであることを示し得る。スロットル信号はデータオーバーランを防ぐため、全システムを抑圧するために用いられ得る。システムが可能なデータ処理よりも速く情報がシステムに伝送される場合、バッファは最終的にはオーバーランすることになる。いずれかのバッファが危険性の高いレベルに達した場合、これらのバッファのうちのいずれか一つはスロットル信号をアサートして、システムへのデータ供給を再開するためにバッファ内の領域を十分に空にするのに十分なデータをシステムが処理できるまでイベントウィンドウトリガが新しいイベントを生成しないようにし得る。加えて、イベントウィンドウジェネレータがプログラムされて、イベントウィンドウがプロセッサ１３０を介して単純にイベントウィンドウに時間の延長を加えることによってより長くなり得るようにし得る。
【００２６】
図７は、イベントウィンドウ信号４０６の説明である。図７で説明されている通り、イベントウィンドウ信号４０６は、２つのイベントウィンドウ４０８、４１０を有している。これらのイベントウィンドウは、同期を提供するために、およびイベントウィンドウ内で適切にデータをキャプチャするために、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８によって生成される。イベントウィンドウの選択は、図２に関連して上記で十分に述べている。
【００２７】
図３Ａは、マルチゲインリニア処理を用いないチャネルプロセッサの単一チャネルの概要ブロック図である。図３Ａに示されている通り、光電子倍増管１０２はアナログデジタル回路１１４に印加される出力信号を生成する。アナログデジタル回路１１４からのデジタル化された信号はチャネルプロセッサ２０６に印加される。デジタルベースライン復元回路３０２がデジタル信号におけるいかなるオフセットをも除去して、デジタル信号が０ボルトに基礎を置くようにされる。オフセットが除去されたデジタル信号は次いでプログラマブル遅延３０４に印加される。プログラマブル遅延３０４は、フローサイトメーター内の検出器の間隔に基づいている先入れ先出し（ＦＩＦＯ）レジスタにおいてインプリメントされ得る。特に、複数のレーザーおよび複数の検出器は、連続的にセルを照射し、セルの光学応答を検出するために、フローサイトメーターの長さに沿って分散され得る。フローサイトメーターが始動し、通常のフロー状況下で稼動中である後、それぞれの検出器間の時間遅延は簡単に決められ得る。ＦＩＦＯは所望の遅延３０４を提供するものとして用いられ得る。
【００２８】
図４は光電子倍増管１０２からのアナログ出力４００の説明である。示されている通り、チャネルのそれぞれは、出力１０８、１１０、１１２によって説明されているように順次遅延された出力を生成する。チャネルのそれぞれからの時間の遅延は、チャネル出力のそれぞれが異なった光電子倍増管の出力を表すということの結果であり、光電子倍増管はフローサイトメーター内でもう一つの光電子倍増管と空間的にずらされている。
【００２９】
図５は、別個のチャネルのそれぞれからアナログデジタル回路によって生成されたデジタル化信号４０２の説明である。
【００３０】
図６は、プログラマブル遅延３０４の出力を構成するチャネルのそれぞれからの信号の集合を表す整列されたデジタル化信号４０４の説明である。図６に示されている通り、チャネルＣの出力と整列させるために、チャネルＡはある量だけ遅延されている。同様に、チャネルＣの出力と整列させるために、チャネルＢもまたある量だけ遅延されている。上記の通り、それぞれのチャネルに対するプログラマブル遅延３０４はＦＩＦＯレジスタ内にインプリメントされ得る。図６で説明する整列されたデジタル化信号４０４は次いでフィルター３０６に印加される。フィルター３０６は、平均化フィルター、有限インパルス応答（ＦＩＲ）フィルター、またはデジタル化ガウス信号を平滑化して小雑音変動を除去する他の種類のフィルターを含み得る。
【００３１】
再び図３Ａを参照すると、フィルターされた信号は次いでデジタルゲインコントローラー３０８に印加される。デジタルゲインコントローラー３０８は、システムのオペレータまたはシステム自体が品質制御目的である程度、信号を調整することを可能にするオプションのゲインコントローラーであり得る。デジタルゲインコントローラーは、光信号を検知するために用いられ得る様々な光電子倍増管または他の検出器での種々のゲインを補償し得る。デジタルゲインコントローラー３０８は、チャネルプロセッサのそれぞれに対する信号レベルを調整可能にする。デジタルゲインコントローラー３０８のデータ出力３１０は、次いで比較器３１２、ピーク検出器３１４、面積検出器／計算器３１６およびさらなる検出器／計算器３１８に印加され、さらなる検出器／計算器３１８はパルス幅の計算を含む他の計算を提供し得る。比較器３１２は、出力デジタルゲインコントローラー３０８からのデジタルガウス信号を予め決められた閾値と比較することによってチャネルトリガ３２０を生成する。チャネルトリガ３２０は図２で説明されるバッファ／ｍｕｘ２３０に印加される。ピーク検出器３１４は、デジタル比較技術を用いてガウス信号のそれぞれのピークをデジタル方式で検出し、それによりピーク出力３２２を生成する。面積検出器／計算器３１６は面積出力信号３２４を生成し、面積出力信号３２４はガウス曲線下の面積を示す。この計算は標準のデジタル積分技術を用いて行われる。上記に示した通り、さらなる検出器／計算器３１８はさらなる出力３２６を生成し、さらなる出力３２６はピーク出力３２２、面積出力３２４またはパルス幅出力（示されていない）に基づく算術計算であり得、パルス幅出力はガウス信号のパルス幅を示す。
【００３２】
図３Ｂは、マルチゲインリニア処理を用いる信号プロセッサ３５０の単一チャネルを説明する。図３Ｂに示されている通り、光電子倍増管１５２は、１のゲインステージ１６４と１２８ｘのゲインを提供するゲイン増幅器１６６の両方に印加される出力を生成する。どのような所望のゲインも、所望の通り、増幅器回路１６４、１６６のどちらかに対して選択され得る。増幅器１６６によって提供される１２８ｘのゲインは、２７に等しい２の累乗であり、それにより２の累乗演算を非常に簡単にする。増幅器１６４の出力は、アナログデジタル変換器１６８に印加される。同様に、増幅器１６６の出力はアナログデジタル変換器１７０に印加される。アナログデジタル変換器１６８の出力はデジタルベースライン復元（オフセット除去）回路３５２に印加され、デジタルベースライン復元（オフセット除去）回路３５２はチャネルプロセッサ２０６の一部である。同様に、アナログデジタル変換器１７０の出力はデジタルベースライン復元（オフセット除去）回路３５４に印加され、デジタルベースライン復元（オフセット除去）回路３５４はまたチャネルプロセッサ２０６の一部である。オフセット除去回路３５２、３５４は、デジタル信号をゼロベースレベルに調整する。オフセット除去回路３５２、３５４の出力はステッチング／選択器回路３５６に印加される。ステッチング／選択器回路３５６は２つのゲインステージを一緒にステッチし、光電子倍増管１５２の出力に対し最良の解像度および最良の精度を提供する信号を選択する。ステッチング／選択器回路３５６は図８Ａに関連してより詳細に述べられている。ステッチング／選択器回路３５６によって選択される出力信号は先入れ先出し（ＦＩＦＯ）レジスタ３５８に印加され、先入れ先出し（ＦＩＦＯ）レジスタ３５８は上記に述べた通り、遅延の選択量を提供し、それにより様々なチャネル出力を整列させる。フィルター３７０は雑音を除去するためにフィルタリングを提供する。デジタルゲインコントローラー３７２は、システムのオペレータまたはシステム制御からの入力信号３７４に応答して作動し、それによりこの特定チャネルへ所望のゲインを提供する。デジタルゲインコントローラー３７２の出力信号は比較器３７６、ピーク検出器３８０、面積計算器３８４およびさらなる計算器３８８に印加され、さらなる計算器３８８はパルス幅計算器および他の計算器を含み得る。イベントウィンドウ信号２１０はまたこれらのコンポーネントのそれぞれに印加される。比較器３７６は、データ信号を閾値と比較することによりチャネルトリガ３７８を生成する。ピーク検出器３８０はピーク出力３８２を生成し、一方、面積計算器は面積出力３８６を生成する。さらなる計算器３８８は他の出力３９０を生成する。図３Ｂに説明される実施形態はそれゆえ、それぞれの光電子倍増管出力に対して２つの異なったゲインを提供し、最高の解像度を有する最も正確な信号を提供する所望の出力を選択する。
【００３３】
図８Ａはマルチゲインリニア処理を用いた信号プロセッサ８００の単一チャネルの実施形態の概要ブロック図であり、比較回路８１２およびステッチング／選択器回路３５６を説明する。図８Ａに示されている通り、光電子倍増管１５２は、アナログオフセット制御８０４に印加される出力を生成する。アナログオフセット制御８０４は光電子倍増管１５２からの信号を調整し、それにより光電子倍増管１５２から受け取られた信号内に存在し得るいずれのオフセットをも除去する。例えば、光電子倍増管１５２から受け取られた信号は、普通は電流信号であり電流信号は次いで電圧信号に変換される。トランス型インピーダンス回路（示されていない）は電流信号を電圧信号に変換するために用いられ得る。演算増幅器（示されていない）はトランス型インピーダンス回路内で用いられる。演算増幅器は、出力電圧信号内に小さなオフセット電圧を挿入し得る。オフセットはまた、散乱を検出したときにレーザー流出の結果として生じ得るか、または蛍光バックグラウンドマテリアルの結果として生じ得る。これらのオフセットはアナログオフセット制御８０４によって除去される。アナログオフセット制御８０４の出力は、アナログデジタル変換器１６８およびアナログ増幅器１６６に印加され、アナログ増幅器１６６は１２８ｘのファクターで信号を増幅する。１２８ｘのゲインは２７に等しい２の累乗であるため、再び１２８ｘは図８の実施形態で用いられる。もちろん、所望ゲインの量に依存し、いかなる所望のゲインも増幅器１６６で使用され得る。他の２の累乗は、図８Ａ中で説明される乗算器回路８０６内で用いられる乗算処理を単純化するために用いられ得る。アナログ増幅器１６６からの増幅された信号は、次いでアナログデジタル変換器１７０に印加され、それによりデジタル化出力信号を生成する。デジタル化された信号は、次いでデジタルベースライン復元回路３５４に印加され、それによりデジタル信号内で検出されたいずれのオフセットをも除去される。アナログ増幅器１６６への入力信号内に存在するオフセットはいずれも１２８ｘのファクターで乗算される。したがって、小さなオフセットは２桁を超えるオーダーだけ乗算され、デジタルベースライン復元回路３５４において簡単に検出され得る。オフセットモニタ８０２はそのようなオフセットを検出し、アナログオフセット制御８０４に印加されるオフセット制御信号８０３を生成し、それにより非常に正確な方法でアナログオフセット制御８０４を調整する。デジタルベースライン復元回路３５２の出力およびデジタルベースライン復元回路３５４の出力は両方とも、ステッチング／選択器回路３５６に印加される。デジタルベースライン復元回路３５４の出力は可変ゲイン回路８０８に印加され、可変ゲイン回路８０８はステッチング／選択器回路３５６の一部である。デジタルベースライン復元回路３５２の出力は２進乗算器８０６に印加され、２進乗算器８０６もまたステッチング／選択器回路３５６の一部である。２進乗算器８０６は単純にデータを左に７桁ずらすことによって、１２８ｘのファクターによるデータの乗算に作用する。乗算器８０６からのデジタル方式で乗算されたデータ信号８０７は次いで減算器８１０およびマルチプレクサ８３４に印加される。
【００３４】
また図８Ａに示される通り、可変ゲイン回路８０８は、差分制御信号８２８にしたがってアナログ増幅器１６６により乗算された信号のゲインを調整する。可変ゲイン回路８０８の出力８０９はまた減算器回路８１０に印加される。減算器回路８１０は、アナログ方式で乗算された信号８０９からデジタル方式で乗算された信号８０７を減算する。減算器回路８１０は差分制御信号８２８を生成し、差分制御信号８２８は２つの入力信号の差異に比例する。差分制御信号８２８は加算回路８１１に印加され、加算回路８１１はゆっくりと差分制御信号８２８を調整し、それにより差分制御信号８２８における急速な変化を妨げ、差分制御信号８２８は可変ゲイン回路８０８に印加される。可変ゲイン回路８０８は信号８０９を調整し、それにより信号８０９は信号８０７と整合する。
【００３５】
図８Ａはまた比較回路８１２を開示し、アナログ方式で乗算された信号８０９の状態が可変ゲイン回路８０８を調整するのに適切で、かつアナログ方式で乗算された信号８０９をデジタル方式で乗算された信号８０７と一緒にステッチさせるとき、比較回路８１２は比較器制御信号８２６を生成し、比較器制御信号８２６は減算器回路８１０を制御し、かつ減算器回路８１０に差分制御信号８２８の生成を可能にする。アナログ方式で乗算された信号８０９は比較器回路８１６に印加され、比較器回路８１６は、（飽和状態に達する前に）アナログ方式で乗算された信号８０９がアナログ増幅器１６６の最大振幅の５０パーセントより大きい振幅を有しているかどうか判定する。有している場合、出力信号はＡＮＤゲート８２０に印加される。アナログ方式で乗算された信号８０９はまた、アナログ方式で乗算された信号８０９がアナログ増幅器１６６の最大振幅の８８パーセントより小さい瞬間振幅を有しているかどうか判定するために比較器回路８１８に印加される。有している場合、比較器回路８１８はＡＮＤゲート８２０に印加される信号を生成する。これらの両状態が存在する場合、ＡＮＤゲート８２０は出力信号をＡＮＤゲート８２４に印加する。アナログ方式で乗算された信号８０９はまた比較器回路８２２に印加され、比較器回路８２２はアナログ方式で乗算された信号８０９の勾配がある予め決定された限度より小さいかどうかを判定する。小さい場合、比較器回路８２２はＡＮＤゲート８２４に印加される出力を生成する。ＡＮＤゲート８２４への両入力がある場合、比較器制御信号８２６は生成され、比較器制御信号８２６は減算器回路８１０に印加され、それにより必要に応じて差分制御信号８２８を生成するために減算器回路８１０を作動させる。
【００３６】
図８Ａで説明されている比較回路８１２は３つの比較器回路８１６、８１８、８２２を用いることによって、アナログ方式で増幅された信号８０９のデジタル化ガウスパルスの振幅および勾配が特定範囲内であることを保証し、それによりデジタル方式で乗算された信号８０７との妥当な比較をし得る。第１の条件はアナログ方式で乗算された信号８０９がアナログ増幅器１６６の増幅限度の５０パーセントから８８パーセントの範囲にあることである。当然、これらのパーセンテージはシステムの設計者により所望される特定の結果を提供するために変更され得る。この範囲を選択する理由は、オフセット除去により引き起こされる範囲の損失のためにひずみがより高いゲイン領域（例えば、８８パーセントより大きい）になり得るので、アナログ方式で乗算された信号８０９はその増幅される範囲の上半分（５０パーセントより大きい）内にあるがアナログ増幅器１６６の最大ゲインのあるパーセンテージよりも小さいときに、信号８０７と８０９とを比較することが望ましいためである。アナログ方式で増幅された信号８０９がそれらの範囲内にあるとき、ＡＮＤゲート８２０の出力は信号を生成する。加えて、ガウスパルスがそのピークに近く、かつ振幅について比較的速くなく変化しているとき、信号８０７と８０９とを比較することは有利である。比較器回路８１２は、デジタル化ガウスパルス８０９の変化のレートがある予め決定された限度よりも小さいときにだけ信号を生成し、それによりアナログ方式で増幅された回路８０９のガウスパルスのピーク近くで比較が発生することを保証する。これらの条件の両方が満たされたとき、ＡＮＤゲート８２４は比較器制御信号８２６を生成し、それにより減算器８１０に差分制御信号８２８を生成させるように信号を送る。
【００３７】
また図８Ａに示されている通り、可変ゲイン回路８０８の出力は比較器回路８３０およびマルチプレクサ８３４の両方に印加される。信号８０６はまたマルチプレクサ８３４に印加される。比較器回路８３０は、入力信号８０９と比較器回路８３０に設定された閾値とを比較し、それにより信号８０９がアナログ増幅器１６６により提供される合計ゲインの８８パーセントのようなある予め決定された値よりも大きいかどうかを判定する。比較器回路８３０は信号８０９がアナログ増幅器１６６の合計ゲインの８８パーセントよりも大きいと判定した場合、選択制御信号８３２が生成され、選択制御信号８３２はマルチプレクサ８３４に印加され、それによりデジタル方式で乗算された信号８０７をマルチプレクサ８３４の出力８３６として選択するようにマルチプレクサ８３４を制御する。比較器回路８３０は信号８０９がアナログ増幅器１６６の最大出力の８８パーセントのようなある予め決定された限度よりも小さいと判定した場合、マルチプレクサ８３４は入力８０９を出力８３６として選択する。ひずみが信号の中に起こり得るので、信号８０９がアナログ増幅器１６６の最大出力の８８パーセントより大きいレベルに増幅された場合、アナログ方式で増幅された信号８０９を用いないことが望ましい。信号８０９がアナログ増幅器１６６の最大出力の８８パーセントのようなある予め決定された限度よりも大きい場合、より少ないひずみがデジタル方式で乗算された信号８０７内に存在するであろうから、デジタル方式で乗算された信号８０７が出力８３６として選択される。
【００３８】
図８Ｂは、マルチゲインリニア処理を用いた信号プロセッサ８００の単一チャネルの第２の実施形態の概要ブロック図であり、比較回路８１２およびステッチング／選択器回路３５６を説明する。概要的に図８Ｂに説明される実施形態は、ＭＵＸ８３４が加重ゲインステージ移行回路８５０と取り替えられており、かつ８８％比較器回路８３０が取り除かれることを除いては図８に示されている実施形態と同様である。表記を単純にするため、デジタル方式で乗算された信号８０７は次の開示においてゲイン００１ステージ、ゲイン００１信号またはゲイン００１データと表され得、アナログ方式で増幅された信号８０９は次の開示においてゲイン１２８ステージ、ゲイン１２８信号またはゲイン１２８データと表され得る。
【００３９】
チャネル１の出力信号としてゲイン００１ステージの使用とゲイン１２８ステージの使用とを切り替えるとき、加重ゲイン移行回路８５０は円滑な移行を提供する。このように、固定ポイントで直接にゲイン１２８ステージからゲイン００１ステージに移行する代わりに、例えばゲイン１２８ステージがその最大の８８パーセントより大きいとき、両ステージからのデータが円滑にステージを移行するために用いられ得る。ステージが完全一致しない場合、そのような円滑化は起こり得る異常なデータ破壊を減らす。これを達成する一つの方法は、加重ファクターを算定することである。例えば、一つのそのような加重ファクターは、アナログ方式で乗算された信号（ゲイン１２８ステージ）のデジタル化レベルに基づいて表１にしたがって算定され得る。
【００４０】
【表１】
一実施形態において、表１中で提供される加重は、ルックアップテーブルとして適用され得る。メモリを節約するためならびにテーブル長およびテーブル値の点での柔軟性を提供するために、一実施形態において表１中で提供される加重は数式（１）および（２）を用いて算定される。
数式（１） ゲイン１２８加重＝０ｘＥ１４６−ゲイン１２８データ（ここで、算定されるゲイン１２８加重は、０≦算定されるゲイン１２８加重≦４０９６に限定される）
数式（２） ゲイン００１加重＝４０９６−ゲイン１２８加重
チャネルの加重出力は、次いで数式（３）にしたがって算定され得る。
【００４１】
【数１】
表１は、アナログ方式で乗算された信号８０９（ゲイン１２８信号）の最大レベルの８８％に基づいている。他の比較レベルもまた用いられ得る。例えば、一実施形態において、９２％（０ｘＥＣＣＣ）は比較レベルとして用いられる。そのような一実施形態でゲイン１２８レベルに対応するテーブル値は、０ｘＥＣＣＣから０ｘＤＣＣＣへ１刻みで分布する。数式（１）、（２）および（３）は、それに応じて修正される。
【００４２】
図８Ｃは、加重ゲイン移行回路８５０の一実施形態の概要ブロック図である。アナログ方式で乗算された信号８０９（ゲイン１２８信号）は、減算器８５２の一つの入力に供給される。減算器８５２のその他の入力は、値０ｘＥ１４６と連結され、値０ｘＥ１４６は表１に示される通りアナログ方式で乗算された信号８０９が有し得る最高の有効なレベルである。減算器８５２の出力はアナログ方式で乗算された信号の加重（ゲイン１２８加重）である。
【００４３】
減算器８５２の出力は、リミッタ８５３に提供される。リミッタ８５３は、減算器８５２の出力を０≦値≦４０９６となるような値に制限する。減算器８５２の出力は、減算器８５４の一つの入力に供給される。減算器８５４のその他の入力は、値４０９６と連結される。減算器８５４の出力は、デジタル方式で乗算された信号の加重（ゲイン００１加重）である。
【００４４】
アナログ方式で乗算された信号８０９およびゲイン１２８加重は、乗算器８５６へと入力される。同様に、デジタル方式で乗算された信号８０７およびゲイン００１加重は、乗算器８５８へと入力される。乗算器８５６および８５８の出力は、加算器８６０へと入力される。加算器８６０の出力は、除算器回路８６２へと入力される。除算器回路８６２は、入力を４０９６で割る。除算器回路８６２の出力は、チャネル出力としての加重ゲイン移行回路８５０の出力である。
【００４５】
図９は、図２中に説明されるデータコンソリデーター／シリアライザーの一実施形態の概要ブロック図である。図９に示される通り、それぞれのチャネルからのデータの大きなパラレルストリームは、パラレルレジスタ９０６に印加される。例えば、チャネルＡ（１０８）からのピーク信号３８２は、パラレルレジスタ９０６に印加される３２ビット長ワードを含み得る。同様に、面積信号３８６もまた、パラレルレジスタ９０６に印加される３２ビット長ワードであり得る。さらに、チャネルＡ（１０８）のパルス幅信号９０２および他の入力９０４はまた、パラレルレジスタ９０６に印加される３２ビット長ワードを含み得る。チャネルＮ（１１２）を含むチャネルのそれぞれは、パラレルレジスタ９０６に並列に印加される複数の３２ビット長データワードを含み得る。実際のインプリメンテーションでは、データは３２ビット長ワードを含み、かつさらなるビットもまた含まれ得、さらなるビットはパラレルレジスタ９０６の幅を拡大し得る。少なくとも一インプリメンテーションでは、パラレルレジスタ９０６は５１２ビット長であり、５１２ビット長は約１５の入力を可能にする。パラレルレジスタ９０６は次いで、先入れ先出し（ＦＩＦＯ）レジスタ９０８に印加される出力を生成し、先入れ先出し（ＦＩＦＯ）レジスタ９０８はさらにデータをバッファに入れる。ＦＩＦＯレジスタのそれぞれのセクションは３２ビット長（または他のビットが含まれている場合は他の幅）であり、かつ６４階層の深さであり得る。換言すれば、ＦＩＦＯ９０８は、イベントデータのバッファリングに６４イベントまで提供し得る。ＦＩＦＯ９０８の出力は、ステートマシン９１０に印加される５１２ビット長信号のような大きなパラレル信号である。ステートマシン９１０は５１２ビット長データを一連の３２ビットワードに編成し、一連の３２ビットワードは順次、バスインターフェース２２４に印加される。バスインターフェースは次いでデータ２２６をシステムバス１２８に印加する。一連の順次的な３２ビット長ワードは、チャネルＡ（１０８）からのデータおよびさらなるチャネルからの同様のデータを全て含む、ピーク信号３８２、面積信号３８６、パルス幅信号９０２および他の計算９０４を含む一連のデータを含み得る。したがって、システムバス１２８は、順次的な様式で３２ビット長ワードでデータを受け取り、システムバス１２８上で様々なコンポーネントにこのデータをダウンロードする。
【００４６】
本明細書に開示される様々な実施形態は、サンプルベースで、フィールドプログラマブルゲートアレイまたは特定用途向け集積回路のような処理チップを介してデータをクロック制御することにより、より高いスループットを得る利点を提供する。処理チップ内に含まれる処理ロジックは様々なロジックを提供し、様々なロジックはチップの中にプログラムされて、ソートまたは分析のためにセルを識別するようにされ得、かつ処理ロジックはパラレルアーキテクチャにおいてサンプルベースで処理を行い、パラレルアーキテクチャはデータの高いスループットを提供する。加えて、複数のマルチゲインリニア回路が提供され、その複数のマルチゲインリニア回路は一緒にステッチされフローサイトメーター内のセルの比較的正確な識別を可能にする高いダイナミックレンジをもつ正確なデータおよび高解像度のデータを提供する。
【００４７】
発明の前記説明は、例示および解説の目的で示された。網羅的であること、または発明をまさにその開示された態様に限定することは意図されておらず、かつ上記教示に照らし合わせて他の改変および他の変形は可能であり得る。発明の原理および実用的な応用を最良に説明するために実施形態が選択され、かつ説明され、それにより当業者に、様々な実施形態および様々な改良が、意図される特定用途に適するように発明を最良に利用することを可能にする。添付の特許請求の範囲が従来技術で限定される限りを除き発明の他の代替実施形態を含むように解釈されることが、意図されている。
【背景技術】
【０００１】
フローサイトメトリは、単一のセルのような単一の粒子の、複数の物理的特徴を同時に測定および分析するために用いられる技術である。フローサイトメトリを用いて測定され得るセルの特徴および特性は、大きさ、粒度、内部の複雑性、蛍光強度およびセルの他の特徴を含む。光電子倍増管のような検出器は、前方散乱、面散乱および蛍光を検出し、それによりセルの様々な特性を測定するために用いられる。フローサイトメーターにより識別される特徴および特性は、次いでセルを分析、識別および／またはソートするために用いられ得る。
【０００２】
典型的なフローサイトメーターは、３つのメインシステム、すなわち、流体システム、光学システムおよび電子システムを用いる。流体システムは、流体ストリーム中の粒子が照射用のレーザービームを通り過ぎるように流体ストリーム中の粒子を移送する。光学システムは、流体ストリームの中の個々の粒子を照射するレーザー、光をフィルターする光学フィルター、ならびに蛍光および／または散乱を検出する光電子倍増管を含む。電子システムは、光電子倍増管または他の検出器から生成されるアナログ信号を処理し、それらの信号をアナログおよび／またはデジタル形式で処理し、セルに対する識別情報を提供し、粒子のソートを制御するための制御信号を生成する。
【０００３】
フローサイトメーターは非常に高速で動作するため、電子システムもまた、非常に高速に、かつ高解像度で非常に正確に、かつ高いダイナミックレンジで動作することが必要である。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明は、それゆえフローサイトメーター内のデータの複数のチャネルを処理する方法を含み得、該方法は、該データをデジタル化することにより、デジタル化されたデータの複数のチャネルを生成することと、該デジタル化されたデータの複数のチャネルを処理チップ内で並列に処理することとを含み、該処理チップは機能を果たし、該機能は、該デジタル化されたデータの複数のチャネルのうちのデジタル化されたデータの選択された個々のチャネルを、複数の選択された時間遅延だけ遅延させることにより、該デジタル化されたデータの複数のチャネルを時間的に整列させることと、該デジタル化されたデータの複数のチャネルと閾値を比較することによって、該デジタル化されたデータの複数のチャネルからチャネルトリガを生成することと、該チャネルトリガのサブセットを選択することにより、イベントウィンドウ信号の生成を促進することと、該処理チップ内のプログラマブルロジックを用いることにより、該イベントウィンドウ信号の生成をさらに促進することと、該デジタル化されたデータの複数のチャネルから、デジタル化されたデータ出力信号を生成することと、該イベントウィンドウ信号を用いて、該デジタル化されたデータ出力信号を選択することとを含む。
【０００５】
本発明は、入力データの広範囲の振幅が検出されるフローサイトメーター内で高解像度の出力データを生成する方法をさらに含み得、該方法は、予め決められたゲインファクターを用いて該入力データを増幅することにより、増幅された入力データを生成することと、該入力データをデジタル化することにより、２進数の入力データを生成することと、該増幅された入力データをデジタル化することにより、増幅された２進数の入力データを生成することと、該増幅された入力データの該予め決められたゲインファクターに相当する、該２進数の入力データの２進乗算を行うことにより、２進乗算された入力データを生成することと、該増幅された２進数の入力データと該２進乗算された入力データとを比較することにより、該増幅された２進数の入力データと該２進乗算された入力データとの不一致を無くすことと、予め決められた基準に基づき、該増幅された２進数の入力データか該２進乗算された入力データかを選択することにより、高解像度の出力データを生成することとを含む。
【０００６】
本発明は、複数の入力データ信号を同時に並列に処理することにより高いデータスループットを提供する、フローサイトメーターのための電子制御システムをさらに含み得、該システムは、該複数の入力データ信号をデジタル化し、それにより複数の２進数の入力データ信号を生成するアナログデジタル変換器と、該２進数の入力データ信号を同時に並列に処理する処理チップとを含み、該処理チップは、該２進数の入力データ信号を時間的に整列させる遅延回路と、該２進数の入力データ信号と予め決められた閾値とを比較することにより、チャネルトリガを生成する比較器回路と、該２進数の入力データ信号から２進数の出力データ信号を生成する検出器回路と、該チャネルトリガおよびプログラマブルロジックを用いることにより、該２進数の出力データ信号のサブセットを選択するイベントウィンドウ信号を生成するイベントウィンドウジェネレータとを含む。
【０００７】
本発明は、広範囲の入力データ信号が検出されるフローサイトメーター内で高解像度の出力データ信号を生成するシステムをさらに含み得、該システムは、選択されたゲインファクターにより複数の入力データ信号を増幅し、それにより複数の増幅された入力データ信号を生成する増幅器と、該入力データ信号をデジタル化し、それにより２進数の入力データ信号を生成するアナログデジタル変換器と、該増幅された入力データ信号をデジタル化し、それにより増幅された２進数の入力データ信号を生成するさらなるアナログデジタル変換器と、該２進数の入力データ信号と該増幅された２進数の入力データ信号とを比較し、それにより該２進数の入力データ信号と該増幅された２進数の入力データ信号との不一致を無くす第１の比較器と、該２進数の入力データ信号か該増幅された２進数の入力データ信号かを予め決められた基準に基づき選択し、それにより高解像度かつ整合した入力データ信号を提供する第２の比較器とを含む。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、フローサイトメーターのための電子制御システムの一実施形態の概要ブロック図である。
【図１Ｂ】図１Ｂは、フローサイトメーターのための電子制御システムの代替の実施形態の概要ブロック図である。
【図２】図２は、図１で説明される処理チップの一実施形態の概要ブロック図である。
【図３Ａ】図３Ａは、マルチゲインリニア処理を用いないチャネルプロセッサの単一チャネルの一実施形態の概要ブロック図である。
【図３Ｂ】図３Ｂは、マルチゲインリニア処理を用いる信号プロセッサの単一チャネルの一実施形態の概要ブロック図である。
【図４】図４は、出力のいくつかのチャネルを示す、光電子倍増管または他の検出器の典型的なアナログ出力のグラフである。
【図５】図５は、デジタル化された図４の信号を示すグラフである。
【図６】図６は、整列された図５のデジタル化信号を説明するグラフである。
【図７】図７は、イベントウィンドウを説明するグラフである。
【図８Ａ】図８Ａは、マルチゲインリニア処理を用いた信号プロセッサの単一チャネルの一実施形態の概要ブロック図であり、比較回路およびステッチング／選択器回路を説明する。
【図８Ｂ】図８Ｂは、マルチゲインリニア処理を用いた信号プロセッサの単一チャネルの第２の実施形態の概要ブロック図であり、比較回路およびステッチング／選択器回路を説明する。
【図８Ｃ】図８Ｃは、加重ゲイン移行回路の概要ブロック図である。
【図９】図９は、データコンソリデーター／シリアライザーの一実施形態の概要ブロック図である。
【発明を実施するための形態】
【０００９】
図１Ａはフローサイトメーターのための電子制御１００システムの一実施形態の概要ブロック図である。図１Ａに示している通り、光電子倍増管１０２、１０４、１０６およびフローサイトメーターに用いられ得る他の光電子倍増管は、レーザービームによって照射された単一の粒子から光信号を検知する。前述の通り、それぞれの光電子倍増管によって検知された光信号は、散乱信号または蛍光信号であり得る。光電子倍増管１０２、１０４、１０６によってそれぞれ生成されるチャネルＡ１０８、チャネルＢ１１０およびチャネルＮ１１２からの電気信号はアナログデジタル変換器１１４、１１６、１１８にそれぞれ印加される。アナログデジタル変換器１１４、１１６、１１８からのデジタル化された信号は処理チップ１２０に印加される。処理チップは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）や、特定用途向け集積回路（ＡＳＩＣ）等を含み得、それはサンプルベースでチップを介してそれぞれのサンプルをクロック制御することができる。処理チップ１２０の中に高速処理ロジックが含まれているため、データの高い処理能力が実現され得る。
【００１０】
光電子倍増管１０２、１０４、１０６は演算増幅器（示されていない）を普通に用いるトランス型インピーダンス回路を用いて電圧信号に変換される電流出力信号を生成する。電圧信号は、光電子倍増管１０２によって検知されたパルスを表す。光電子倍増管１０２、１０４、１０６は、レーザーまたは他の光源によって照射された粒子または粒子の蛍光から散乱された光を検知する。光電子倍増管１０２による検知の前に光をフィルターするシステムにおいては、フィルターもまた存在し得る。光電子倍増管は非常に感度が良く、非常に薄暗いものから非常に明るいものまで広範囲の光信号を検知することができる。検知されたパルスは、一般に数マイクロボルトから１０ボルトかそれよりも高くまで変化するガウスプロフィールを有する。パルスの電圧は、光電子倍増管によって検知された光信号の強度を表す。セルに非常に薄暗い応答から非常に明るい応答までの異なった応答のレベルを生成させる蛍光色素によって、セルは染色し得る。自己蛍光セルは、染色を使用せずに光応答を生成し得る。自己蛍光および異なる染色の結合だけでなく、光の散乱はセルを識別するために使われる。したがって、非常に明るい応答および非常に薄暗い応答の両方の検知および処理は、一般に、しばしばセルの識別およびセルの分析において必要である。
【００１１】
加えて、応答の他の特徴はセルを特徴付けることにおいて有用であり得る。例えば、応答のピーク高、応答のパルス幅およびガウス曲線下の面積は、セルを識別するための情報を提供し得る。これらの結果の演算操作はまた、さらなる識別情報を提供し得る。例えば、パルス高でガウス曲線下の面積を割ったものは、さらなる識別情報を提供し得る。加えて、他のロジック結合が望まれ得る。
【００１２】
応答の他のブール結合は、セルを特徴付けるさらなる情報を提供し得る。例えば、あるセルは、一つの波長における蛍光によって識別されるが、他の波長における蛍光では識別されないことがある。別の例によると、特定の波長において特定のセルは特定の面散乱を示すが蛍光を示さないことがある。したがって、ガウス応答の特定の結合は、セルの識別において特別重要になり得る。したがって、これらのブールロジック処理は、セルを特徴付ける貴重なツールになり得る。従来技術の電子処理技術を用いると、ブールロジックは時間の浪費になり、そしてデータの高いスループットを制限し得る。ブールロジック処理を行うことおよび信号のソートを生成するための意思決定処理だけでなく様々な数学処理を、信号が検知される時間から、粒子が粒子ソーターに非常に高いフローレートで移動する時間までの間に行う能力は、極度に高い処理速度を必要とする。また、光電子倍増管によって生成される応答は、高いレートで起こり得、非常に短い継続時間であり得る。応答は、アナログデジタル変換器によって用いられる非常に高いサンプルレートを必要とする４００ＮＳと同じくらい短時間であり得る。アナログデジタル変換器の非常に高いサンプリングレートは、応答のパルス波形を正確に特徴付けるために高い処理レートを必要とする。イベントは高いレートで起こり得、サンプリングレートは高くなければならないので、データの多くの量が、処理されなければならない非常に短い期間の間に生成される。従来技術の解決策は、サンプルレートおよびイベントレートを制限し、その結果より少ない量のデータが処理されることになる。
【００１３】
図１Ａに示されている特定のインプリメンテーションにおいて、データのＮチャネルは一つの処理チップ１２０によって処理される。さらなる処理チップがさらなるチャネルを処理するために必要である場合は、サイドバンドインターボード（またはインターチップ）通信リンク１２２が、処理チップ間における同期および、汎用通信ライン、イベントウィンドウトリガ信号、アボート信号、スロットル信号、システム起動信号等を用いる他の機能を提供するために処理チップ１２０によって生成され得、そしてそのことは、下記に詳細に開示されている。データ信号１２６は処理チップ１２０によって生成され、高速システムバス１２８に印加される。システムバス１２８に接続されているのは組み込みコンピュータ１３０であり、組み込みコンピュータ１３０は、組み込みコンピュータ１３０からの情報を表示するディスプレイ１３２に接続され得る。加えて、組み込みコンピュータ１３０は、リンク１３４によって示されている通り、ネットワークまたは他のコンピュータに接続され得る。ソートタイミングユニット１３６はセルソーター１３８に結合されている。
【００１４】
稼動中において、プロセッサ１３０は、処理チップ１２０内のシステムレジスタ、およびシステムバス１２８に接続され得る他のシステム周辺装置または装置のプログラミングをセットアップするための拡張インターフェースとして用いられる。データの選択についての決定、およびデータの処理は、処理チップ１２０によって行われる。処理されたデータ１２６は、システムバス１２８を介して、処理チップ１２０によって組み込みコンピュータ１３０へ送られる。組み込みコンピュータ１３０は処理されたデータからセルを識別するためのソフトウェアを用い得、ソートタイミングユニット１３６に送信されるソート決定を提供し得る。ソートタイミングユニット１３６はセルソーター１３８を制御する。セルソーター１３８はソート決定およびソート機能を実行して、セルを適切なソートレセプタクルにソートする。代替の構成において、ソートタイミングユニット１３６は、組み込みコンピュータ１３０の補助なしで、処理チップからのデータを直接に処理し、セルを識別することにより、独立してソート決定を作成し得、それにより組み込みコンピュータ１３０にかかる負担の軽減およびソート決定の生成を行う。さらに、フローサイトメーターアナライザーによって普通に行われる処理のように、セルをソートする必要がなく、データ収集および分析が必要とされる場合は、ソートタイミングユニット１３６およびセルソーター１３８は必要とされない。その例において、処理されたデータ１２６は、組み込みコンピュータ１３０によって受け取られ、ここで組み込みコンピュータは、データを分析し、統計、ヒストグラムおよびデータの他の表示を生成し、統計、ヒストグラムおよびデータの他の表示は、次いでディスプレイ１３２に表示され得るか、リンク１３４を介してネットワークまたは他のコンピュータと通信され得る。リンク１３４はまた、遠隔操作のために、ネットワークおよび他のコンピュータ装置が組み込みコンピュータ１３０とインターフェースをとることを可能にするために用いられ得る。
【００１５】
処理チップ１２０は、チャネル１０８、１１０、１１２のそれぞれのデータを並列に処理する。処理チップ１２０はパラレルパイプライン構造を有しているので、それぞれのチャネルは、それぞれのクロックパルスについてサンプルベースで処理チップ１２０を介してパイプライン方式に設計される。一部の従来技術の装置は、データの全てをメモリに転送し、次いで標準プロセッサを用いてデータを処理するが、それはかなり遅いデータ処理の態様である。そのような従来技術を用いると、そのデータの一部のみの処理を伴う、毎秒１０メガサンプルより少ないデータサンプルレートは、極度に速いデジタル信号プロセッサをもってさえも、達成するのは困難である。処理チップ１２０において、データの全ては、それぞれのチャネルについて並列様式にチップを介してパイプライン方式で実行され得、その様式においてデジタル方式で処理され得る。決定ロジックは、処理チップ１２０の出力が選択および処理された入力データからの結果の全てを含んでいて非常に高速方式で達成されるように処理チップ１２０において予めプログラムされ得る。処理チップ１２０はそれゆえに、データ出力１２６における出力選択結果を生成するために並列様式においてそれぞれのチャネルから高速でデータを扱うための並列処理パイプラインアーキテクチャを用い得る。毎秒１００メガサンプルより高い速度は、下記に説明するような、高解像度でサンプルデータの全てが処理される状況下で達成され得る。
【００１６】
図１Ｂは、フローサイトメーターのための電子制御システムの代替の実施形態１５０を説明する。図１Ｂは従来技術のシステムが直面する他の問題を扱っている。上述の通り、光電子倍増管からの信号レベルは、広範囲に渡って変化し得る。例えば、光電子倍増管からの出力信号は、非常に小さい電流であって、電圧に変換されたときに１００マイクロボルトの範囲内にある非常に小さい電流から、非常に大きな電流であって、電圧に変換されたときに１０ボルトの範囲内にある非常に大きな電流まで変わり得る。極端に明るい応答に次いで、非常に暗い応答が起こり得る。セルの適切な識別を保証するために、多くの場合、非常に低い電圧と非常に高い電圧との両方において高解像度の信号を分析することが望ましい。光電子倍増管から生成される広範囲出力での高解像度の出力は、異なった種類のセルを適切に区別するための情報を提供するために、電子システムから提供されるべきである。図１Ｂの実施形態において、マルチゲインリニアアダプティブ処理は、それぞれ、チャネルＡ（１５８）、チャネルＢ（１６０）およびチャネルＮ（１６２）上の光電子倍増管１５２、１５４および１５６によって生成された信号の広範囲に対して、より高い解像度の出力応答を提供するために用いられる。
【００１７】
図１Ｂに示されている通り、光電子倍増管１５２、１５４、１５６のそれぞれからの出力を含むそれぞれのチャネルは、複数のゲイン回路で構成される別個の経路に適用される。また図１Ｂに示されている通り、ゲイン回路１６４、１７２、１８０は、光電子倍増管信号に、１のゲインを提供する。必要に応じて、これらのステージに他のゲインの量が提供され得る。ゲイン回路の第２のセットはまた、ゲイン回路１６６、１７４および１８２のように、それぞれのチャネルに接続され得る。例えば、ゲイン回路１６６、１７４および１８２のそれぞれは、１２８ｘのゲインを提供し、そしてそれは２の累乗２７である。光電子倍増管の出力の範囲に依存して、必要に応じて、他のゲイン量が使用され得る。別個のゲインステージは、光電子倍増管からの高い出力信号および低い出力信号の両方の高解像度を提供するように機能する。
【００１８】
また、図１Ｂにて説明されている通り、ゲイン回路１６４、１６６、１７２、１７４、１８０、１８２のそれぞれからの出力は、それぞれ、別個のアナログデジタル変換器１６８、１７０、１７６、１７８、１８４、１８６に印加される。アナログデジタル変換器はアナログ信号をデジタル信号に変換する。処理チップ１８８は処理チップ１２０に似ているが、マルチゲインステージを扱いゲインステージを結合するためのさらなる回路を含んでいるため、使用されているゲインステージとは関係なく、正確かつ高解像度かつ整合した出力が提供される。ゲインステージの正確な「ステッチング」は、所望の整合した結果を提供する。最高の解像度を達成するために適切なゲインステージを選択するための選択処理はまた、処理チップ１８８によって提供される。処理チップ１８８の出力は処理チップ１２０の出力と同じであり、同様の番号が付けられている。サイドバンドインターボンドまたはインターチップ通信リンク１２２は、データ、イベントウィンドウ情報、アボート信号、スロットル信号およびシステム起動信号の同期および転送のための汎用通信（ＧＰｃｏｍ）ラインを提供する。データ信号１２６はシステムバス１２８に印加される。また、システムバスに取り付けられているのは組み込みコンピュータ１３０およびソートタイミングユニット１３６であり、それは次いでセルソーター１３８に接続されている。ディスプレイ１３２は組み込みコンピュータ１３０に接続されている。これらの回路のそれぞれは、図１Ａに関連して記載されている類似の装置と同様の機能を行う。リンク１３４はネットワークおよび／または他のコンピュータシステムとのインターフェースを提供する。
【００１９】
図２は、処理チップ２００の一実施形態の概要ブロック図である。データ信号２０２、２０４は、図１Ａおよび図１Ｂにおいて説明されている通り、プロセッサ２０６、２０８にそれぞれ転送される。処理チップ２００は、並列様式で複数の入力を処理する複数のチャネルプロセッサを含み得る。現在の技術を用いると、処理チップ２００において使用できるチャネルプロセッサの数は制限される。例えば、４から８チャネルプロセッサが、ＦＰＧＡのような単一の処理チップ２００において典型的に使用され得る。チャネルプロセッサチップの機能は、データの同期、データのフィルター、調整可能なゲインの提供、チャネルトリガの生成ならびにピーク出力信号、集約された出力信号、パルス幅情報および他の所望の出力信号を生成するためのデータ処理である。これらの信号は、図３Ａおよび図３Ｂに関連してより詳細に述べられる。
【００２０】
図２に示されている通り、チャネルプロセッサ２０６は、バッファ／ｍｕｘ２３０に印加されるチャネルトリガ２１２を生成する。同様に、チャネルプロセッサ２０８もまた、バッファ／ｍｕｘ２３０に印加されるチャネルトリガ２１４を生成する。チャネルプロセッサ２０６、２０８のそれぞれからの様々なデータ出力２１６、２１８は、データコンソリデーター／シリアライザー２２０に印加される。これらのデータ出力２１６、２１８はまたデジタルオシロスコープモジュール２３４に印加される。データコンソリデーター／シリアライザー２２０の目的は、データコンソリデーター／シリアライザー２２０に印加された複数のチャネルの大きな並列データセットを配置して、バスインターフェース２２４に印加される３２ビットデータワードのセットにすることである。データコンソリデーター／シリアライザー２２０の動作は、図９に関連してより詳細に述べられる。データコンソリデーター／シリアライザー２２０によってバスインターフェース２２４に印加される一連の３２ビットデータワードは、バスインターフェース２２４によってシステムバス１２８にダウンロードされる。
【００２１】
また、図２に示されている通り、システムレジスタ２３６は、プロセッサ１３０によってバスインターフェース２２４を介してアクセスされる。システムレジスタは状態を生成し、図２に示されているモジュールのそれぞれへと接続するライン２３８を制御する。システムレジスタ２３６は、図２に説明されている様々なコンポーネントを制御するために値がロードされ得る読み／書きメモリを含む。加えて、様々なコンポーネントの状態が、プロセッサ１３０によってシステムレジスタ２３６から読み出され得る。
【００２２】
さらに図２に示されている通り、チャネルプロセッサのそれぞれからのデータはデジタルオシロスコープモジュール２３４に転送される。歴史的に、オペレータは異なったセル上の異なったタイプの染料を試用し、かつ様々な操作を行うために、オシロスコープを用いることによって光電子倍増管からのデータを見ることを望んできた。図１Ａ、図１Ｂおよび図２の実施形態は高速アナログデジタル変換器およびＲＡＭ等を有するので、デジタルオシロスコープは、ディスプレイ１３２がデジタルオシロスコープの情報を表示するように処理チップの中にインプリメントされ得る。デジタルオシロスコープモジュール２３４は、ディスプレイ１３２に表示される情報を提供するために、バスインターフェース２２４を介してシステムバス１２８と接続されている。汎用通信信号は、所望の情報に対するトリガーとなるために、デジタルオシロスコープモジュール２３４によって用いられる。これらのサンプルの波形の形状だけでなく全てのデジタルサンプルを見ることができる。加えて、他の制御信号だけでなく同期信号も見ることができる。
【００２３】
図２に関連して上述した通り、複数のチャネルプロセッサからのチャネルトリガ２２８はバッファ／マルチプレクサ２３０に印加される。バッファ／マルチプレクサ２３０は、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８に印加されるイベントウィンドウおよび同期信号２３２を生成するために入力チャネルトリガのサブセットを選択する。バッファ／マルチプレクサ２３０は、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８に印加されるイベントウィンドウおよび同期信号２３２として選択された特定のチャネルトリガ２２８を変更するためにプログラムされ得る。例えば、システムのオペレータが特定の波長におけるセルの蛍光のような特定の事象に関連するあるチャネルトリガに基づいたイベントウィンドウを生成したいとだけ望んでいる場合は、そのようなプログラミングはシステムバス１２８を介してバッファ／マルチプレクサ２３０に入力され得る。イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８は、イベントウィンドウおよび同期信号２３２を受け取り、イベントウィンドウ信号２１０を生成するためにこれらの信号を処理する。イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８は、イベントウィンドウを生成するためのさらなるロジックを提供するために、システムバス１２８を介してプログラムされ得る。イベントウィンドウ２１０を生成するために、ブールロジックのどのような結合でも、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８によって、イベントウィンドウおよび同期信号２３２に基づいて行われ得る。例えば、第１、第２および第４の信号がポジティブであるが第３の信号がポジティブでないときにシステムのオペレータがイベントウィンドウを生成したい場合、そのロジックは単純にイベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８内にダウンロードされ得る。ルックアップテーブルは、様々な入力について所望の出力を提供するために、所望のロジックをインプリメントするために用いられ得る。システムに同期を提供するために、イベントウィンドウ２１０は次いで、システムバス１２８だけでなくチャネルプロセッサ２０６、２０８に印加される。したがって、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８におけるルックアップテーブルにおいて提供され得るロジックだけでなくバッファ／マルチプレクサ２３０によるチャネルトリガ２２８の選択は、イベントウィンドウの選択および同期の提供における様々なブールロジックの結果を可能にする。
【００２４】
イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８におけるルックアップテーブルを用いることによって、ハードワイヤードロジックを有する代わりに、所望の答えを提供するため、および、他の態様では所望の出力を生成することが要求されるであろう拡張ロジック回路を避けるために、ルックアップテーブルは簡単にプログラムされ得る。加えて、ルックアップテーブルは別のロジック回路に頼るよりも、所望のロジックを提供するために簡単にプログラムされ得る。ルックアップテーブルを用いると、出力のどのような結合も提供され得る。４つの入力ラインは、ルックアップテーブルにおけるメモリは所望の答えがロードされ得るようにアドレスラインとして使用され得る。どのような可能なロジック結合でも、複雑なリプルロジックを介する必要なしに、１クロック以内に提供され、複雑なリプルロジックは別のやり方では必要とされる。ルックアップテーブルは、所望の出力を提供する非常に速くかつ非常に強力な方法を提供し、単純に処理チップ１２０、１８８にプログラムされ得る様々なブールロジック結合の使用を可能にする。イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８は、それゆえに、バッファ／ｍｕｘ２３０によって選択された選択チャネルトリガ２３２を受け取り、イベントウィンドウ信号２１０を生成するためにいつ所望のイベントが発生するかを決定するために、ルックアップテーブルにロードされているロジックを用いて、それらを結合する。例えば、イベントのある組み合わせが検出される限り、またはイベントのある組み合わせが検出されない限り、システムのオペレータはイベントウィンドウが起こることを望まなくあり得る。オペレータによって簡単にプログラムされ得るルックアップテーブルを用いることによって、ロジックの全てはイベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８に組み込まれ得る。
【００２５】
他の信号はまた、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８によって生成され得る。例えば、アボート信号およびスロットル信号は、イベントウィンドウジェネレータ２２８によって生成され得る。イベントウィンドウ２１０はいつイベントを発生させるかを定義する。アボート信号は、イベントが始まった後にイベントをアボートさせるために用いられ得る。例えば、あるイベントがある閾値よりも下に下がり、次いで閾値よりも上に戻った場合、２つの粒子が互いに非常に接近していることを示すものであるが、イベントはアボートされるべきである。アボート信号は次いで、データが良くないデータであり削除されるべきであることを示し得る。スロットル信号はデータオーバーランを防ぐため、全システムを抑圧するために用いられ得る。システムが可能なデータ処理よりも速く情報がシステムに伝送される場合、バッファは最終的にはオーバーランすることになる。いずれかのバッファが危険性の高いレベルに達した場合、これらのバッファのうちのいずれか一つはスロットル信号をアサートして、システムへのデータ供給を再開するためにバッファ内の領域を十分に空にするのに十分なデータをシステムが処理できるまでイベントウィンドウトリガが新しいイベントを生成しないようにし得る。加えて、イベントウィンドウジェネレータがプログラムされて、イベントウィンドウがプロセッサ１３０を介して単純にイベントウィンドウに時間の延長を加えることによってより長くなり得るようにし得る。
【００２６】
図７は、イベントウィンドウ信号４０６の説明である。図７で説明されている通り、イベントウィンドウ信号４０６は、２つのイベントウィンドウ４０８、４１０を有している。これらのイベントウィンドウは、同期を提供するために、およびイベントウィンドウ内で適切にデータをキャプチャするために、イベントウィンドウジェネレータおよびマルチボードシンクロナイザー２２８によって生成される。イベントウィンドウの選択は、図２に関連して上記で十分に述べている。
【００２７】
図３Ａは、マルチゲインリニア処理を用いないチャネルプロセッサの単一チャネルの概要ブロック図である。図３Ａに示されている通り、光電子倍増管１０２はアナログデジタル回路１１４に印加される出力信号を生成する。アナログデジタル回路１１４からのデジタル化された信号はチャネルプロセッサ２０６に印加される。デジタルベースライン復元回路３０２がデジタル信号におけるいかなるオフセットをも除去して、デジタル信号が０ボルトに基礎を置くようにされる。オフセットが除去されたデジタル信号は次いでプログラマブル遅延３０４に印加される。プログラマブル遅延３０４は、フローサイトメーター内の検出器の間隔に基づいている先入れ先出し（ＦＩＦＯ）レジスタにおいてインプリメントされ得る。特に、複数のレーザーおよび複数の検出器は、連続的にセルを照射し、セルの光学応答を検出するために、フローサイトメーターの長さに沿って分散され得る。フローサイトメーターが始動し、通常のフロー状況下で稼動中である後、それぞれの検出器間の時間遅延は簡単に決められ得る。ＦＩＦＯは所望の遅延３０４を提供するものとして用いられ得る。
【００２８】
図４は光電子倍増管１０２からのアナログ出力４００の説明である。示されている通り、チャネルのそれぞれは、出力１０８、１１０、１１２によって説明されているように順次遅延された出力を生成する。チャネルのそれぞれからの時間の遅延は、チャネル出力のそれぞれが異なった光電子倍増管の出力を表すということの結果であり、光電子倍増管はフローサイトメーター内でもう一つの光電子倍増管と空間的にずらされている。
【００２９】
図５は、別個のチャネルのそれぞれからアナログデジタル回路によって生成されたデジタル化信号４０２の説明である。
【００３０】
図６は、プログラマブル遅延３０４の出力を構成するチャネルのそれぞれからの信号の集合を表す整列されたデジタル化信号４０４の説明である。図６に示されている通り、チャネルＣの出力と整列させるために、チャネルＡはある量だけ遅延されている。同様に、チャネルＣの出力と整列させるために、チャネルＢもまたある量だけ遅延されている。上記の通り、それぞれのチャネルに対するプログラマブル遅延３０４はＦＩＦＯレジスタ内にインプリメントされ得る。図６で説明する整列されたデジタル化信号４０４は次いでフィルター３０６に印加される。フィルター３０６は、平均化フィルター、有限インパルス応答（ＦＩＲ）フィルター、またはデジタル化ガウス信号を平滑化して小雑音変動を除去する他の種類のフィルターを含み得る。
【００３１】
再び図３Ａを参照すると、フィルターされた信号は次いでデジタルゲインコントローラー３０８に印加される。デジタルゲインコントローラー３０８は、システムのオペレータまたはシステム自体が品質制御目的である程度、信号を調整することを可能にするオプションのゲインコントローラーであり得る。デジタルゲインコントローラーは、光信号を検知するために用いられ得る様々な光電子倍増管または他の検出器での種々のゲインを補償し得る。デジタルゲインコントローラー３０８は、チャネルプロセッサのそれぞれに対する信号レベルを調整可能にする。デジタルゲインコントローラー３０８のデータ出力３１０は、次いで比較器３１２、ピーク検出器３１４、面積検出器／計算器３１６およびさらなる検出器／計算器３１８に印加され、さらなる検出器／計算器３１８はパルス幅の計算を含む他の計算を提供し得る。比較器３１２は、出力デジタルゲインコントローラー３０８からのデジタルガウス信号を予め決められた閾値と比較することによってチャネルトリガ３２０を生成する。チャネルトリガ３２０は図２で説明されるバッファ／ｍｕｘ２３０に印加される。ピーク検出器３１４は、デジタル比較技術を用いてガウス信号のそれぞれのピークをデジタル方式で検出し、それによりピーク出力３２２を生成する。面積検出器／計算器３１６は面積出力信号３２４を生成し、面積出力信号３２４はガウス曲線下の面積を示す。この計算は標準のデジタル積分技術を用いて行われる。上記に示した通り、さらなる検出器／計算器３１８はさらなる出力３２６を生成し、さらなる出力３２６はピーク出力３２２、面積出力３２４またはパルス幅出力（示されていない）に基づく算術計算であり得、パルス幅出力はガウス信号のパルス幅を示す。
【００３２】
図３Ｂは、マルチゲインリニア処理を用いる信号プロセッサ３５０の単一チャネルを説明する。図３Ｂに示されている通り、光電子倍増管１５２は、１のゲインステージ１６４と１２８ｘのゲインを提供するゲイン増幅器１６６の両方に印加される出力を生成する。どのような所望のゲインも、所望の通り、増幅器回路１６４、１６６のどちらかに対して選択され得る。増幅器１６６によって提供される１２８ｘのゲインは、２７に等しい２の累乗であり、それにより２の累乗演算を非常に簡単にする。増幅器１６４の出力は、アナログデジタル変換器１６８に印加される。同様に、増幅器１６６の出力はアナログデジタル変換器１７０に印加される。アナログデジタル変換器１６８の出力はデジタルベースライン復元（オフセット除去）回路３５２に印加され、デジタルベースライン復元（オフセット除去）回路３５２はチャネルプロセッサ２０６の一部である。同様に、アナログデジタル変換器１７０の出力はデジタルベースライン復元（オフセット除去）回路３５４に印加され、デジタルベースライン復元（オフセット除去）回路３５４はまたチャネルプロセッサ２０６の一部である。オフセット除去回路３５２、３５４は、デジタル信号をゼロベースレベルに調整する。オフセット除去回路３５２、３５４の出力はステッチング／選択器回路３５６に印加される。ステッチング／選択器回路３５６は２つのゲインステージを一緒にステッチし、光電子倍増管１５２の出力に対し最良の解像度および最良の精度を提供する信号を選択する。ステッチング／選択器回路３５６は図８Ａに関連してより詳細に述べられている。ステッチング／選択器回路３５６によって選択される出力信号は先入れ先出し（ＦＩＦＯ）レジスタ３５８に印加され、先入れ先出し（ＦＩＦＯ）レジスタ３５８は上記に述べた通り、遅延の選択量を提供し、それにより様々なチャネル出力を整列させる。フィルター３７０は雑音を除去するためにフィルタリングを提供する。デジタルゲインコントローラー３７２は、システムのオペレータまたはシステム制御からの入力信号３７４に応答して作動し、それによりこの特定チャネルへ所望のゲインを提供する。デジタルゲインコントローラー３７２の出力信号は比較器３７６、ピーク検出器３８０、面積計算器３８４およびさらなる計算器３８８に印加され、さらなる計算器３８８はパルス幅計算器および他の計算器を含み得る。イベントウィンドウ信号２１０はまたこれらのコンポーネントのそれぞれに印加される。比較器３７６は、データ信号を閾値と比較することによりチャネルトリガ３７８を生成する。ピーク検出器３８０はピーク出力３８２を生成し、一方、面積計算器は面積出力３８６を生成する。さらなる計算器３８８は他の出力３９０を生成する。図３Ｂに説明される実施形態はそれゆえ、それぞれの光電子倍増管出力に対して２つの異なったゲインを提供し、最高の解像度を有する最も正確な信号を提供する所望の出力を選択する。
【００３３】
図８Ａはマルチゲインリニア処理を用いた信号プロセッサ８００の単一チャネルの実施形態の概要ブロック図であり、比較回路８１２およびステッチング／選択器回路３５６を説明する。図８Ａに示されている通り、光電子倍増管１５２は、アナログオフセット制御８０４に印加される出力を生成する。アナログオフセット制御８０４は光電子倍増管１５２からの信号を調整し、それにより光電子倍増管１５２から受け取られた信号内に存在し得るいずれのオフセットをも除去する。例えば、光電子倍増管１５２から受け取られた信号は、普通は電流信号であり電流信号は次いで電圧信号に変換される。トランス型インピーダンス回路（示されていない）は電流信号を電圧信号に変換するために用いられ得る。演算増幅器（示されていない）はトランス型インピーダンス回路内で用いられる。演算増幅器は、出力電圧信号内に小さなオフセット電圧を挿入し得る。オフセットはまた、散乱を検出したときにレーザー流出の結果として生じ得るか、または蛍光バックグラウンドマテリアルの結果として生じ得る。これらのオフセットはアナログオフセット制御８０４によって除去される。アナログオフセット制御８０４の出力は、アナログデジタル変換器１６８およびアナログ増幅器１６６に印加され、アナログ増幅器１６６は１２８ｘのファクターで信号を増幅する。１２８ｘのゲインは２７に等しい２の累乗であるため、再び１２８ｘは図８の実施形態で用いられる。もちろん、所望ゲインの量に依存し、いかなる所望のゲインも増幅器１６６で使用され得る。他の２の累乗は、図８Ａ中で説明される乗算器回路８０６内で用いられる乗算処理を単純化するために用いられ得る。アナログ増幅器１６６からの増幅された信号は、次いでアナログデジタル変換器１７０に印加され、それによりデジタル化出力信号を生成する。デジタル化された信号は、次いでデジタルベースライン復元回路３５４に印加され、それによりデジタル信号内で検出されたいずれのオフセットをも除去される。アナログ増幅器１６６への入力信号内に存在するオフセットはいずれも１２８ｘのファクターで乗算される。したがって、小さなオフセットは２桁を超えるオーダーだけ乗算され、デジタルベースライン復元回路３５４において簡単に検出され得る。オフセットモニタ８０２はそのようなオフセットを検出し、アナログオフセット制御８０４に印加されるオフセット制御信号８０３を生成し、それにより非常に正確な方法でアナログオフセット制御８０４を調整する。デジタルベースライン復元回路３５２の出力およびデジタルベースライン復元回路３５４の出力は両方とも、ステッチング／選択器回路３５６に印加される。デジタルベースライン復元回路３５４の出力は可変ゲイン回路８０８に印加され、可変ゲイン回路８０８はステッチング／選択器回路３５６の一部である。デジタルベースライン復元回路３５２の出力は２進乗算器８０６に印加され、２進乗算器８０６もまたステッチング／選択器回路３５６の一部である。２進乗算器８０６は単純にデータを左に７桁ずらすことによって、１２８ｘのファクターによるデータの乗算に作用する。乗算器８０６からのデジタル方式で乗算されたデータ信号８０７は次いで減算器８１０およびマルチプレクサ８３４に印加される。
【００３４】
また図８Ａに示される通り、可変ゲイン回路８０８は、差分制御信号８２８にしたがってアナログ増幅器１６６により乗算された信号のゲインを調整する。可変ゲイン回路８０８の出力８０９はまた減算器回路８１０に印加される。減算器回路８１０は、アナログ方式で乗算された信号８０９からデジタル方式で乗算された信号８０７を減算する。減算器回路８１０は差分制御信号８２８を生成し、差分制御信号８２８は２つの入力信号の差異に比例する。差分制御信号８２８は加算回路８１１に印加され、加算回路８１１はゆっくりと差分制御信号８２８を調整し、それにより差分制御信号８２８における急速な変化を妨げ、差分制御信号８２８は可変ゲイン回路８０８に印加される。可変ゲイン回路８０８は信号８０９を調整し、それにより信号８０９は信号８０７と整合する。
【００３５】
図８Ａはまた比較回路８１２を開示し、アナログ方式で乗算された信号８０９の状態が可変ゲイン回路８０８を調整するのに適切で、かつアナログ方式で乗算された信号８０９をデジタル方式で乗算された信号８０７と一緒にステッチさせるとき、比較回路８１２は比較器制御信号８２６を生成し、比較器制御信号８２６は減算器回路８１０を制御し、かつ減算器回路８１０に差分制御信号８２８の生成を可能にする。アナログ方式で乗算された信号８０９は比較器回路８１６に印加され、比較器回路８１６は、（飽和状態に達する前に）アナログ方式で乗算された信号８０９がアナログ増幅器１６６の最大振幅の５０パーセントより大きい振幅を有しているかどうか判定する。有している場合、出力信号はＡＮＤゲート８２０に印加される。アナログ方式で乗算された信号８０９はまた、アナログ方式で乗算された信号８０９がアナログ増幅器１６６の最大振幅の８８パーセントより小さい瞬間振幅を有しているかどうか判定するために比較器回路８１８に印加される。有している場合、比較器回路８１８はＡＮＤゲート８２０に印加される信号を生成する。これらの両状態が存在する場合、ＡＮＤゲート８２０は出力信号をＡＮＤゲート８２４に印加する。アナログ方式で乗算された信号８０９はまた比較器回路８２２に印加され、比較器回路８２２はアナログ方式で乗算された信号８０９の勾配がある予め決定された限度より小さいかどうかを判定する。小さい場合、比較器回路８２２はＡＮＤゲート８２４に印加される出力を生成する。ＡＮＤゲート８２４への両入力がある場合、比較器制御信号８２６は生成され、比較器制御信号８２６は減算器回路８１０に印加され、それにより必要に応じて差分制御信号８２８を生成するために減算器回路８１０を作動させる。
【００３６】
図８Ａで説明されている比較回路８１２は３つの比較器回路８１６、８１８、８２２を用いることによって、アナログ方式で増幅された信号８０９のデジタル化ガウスパルスの振幅および勾配が特定範囲内であることを保証し、それによりデジタル方式で乗算された信号８０７との妥当な比較をし得る。第１の条件はアナログ方式で乗算された信号８０９がアナログ増幅器１６６の増幅限度の５０パーセントから８８パーセントの範囲にあることである。当然、これらのパーセンテージはシステムの設計者により所望される特定の結果を提供するために変更され得る。この範囲を選択する理由は、オフセット除去により引き起こされる範囲の損失のためにひずみがより高いゲイン領域（例えば、８８パーセントより大きい）になり得るので、アナログ方式で乗算された信号８０９はその増幅される範囲の上半分（５０パーセントより大きい）内にあるがアナログ増幅器１６６の最大ゲインのあるパーセンテージよりも小さいときに、信号８０７と８０９とを比較することが望ましいためである。アナログ方式で増幅された信号８０９がそれらの範囲内にあるとき、ＡＮＤゲート８２０の出力は信号を生成する。加えて、ガウスパルスがそのピークに近く、かつ振幅について比較的速くなく変化しているとき、信号８０７と８０９とを比較することは有利である。比較器回路８１２は、デジタル化ガウスパルス８０９の変化のレートがある予め決定された限度よりも小さいときにだけ信号を生成し、それによりアナログ方式で増幅された回路８０９のガウスパルスのピーク近くで比較が発生することを保証する。これらの条件の両方が満たされたとき、ＡＮＤゲート８２４は比較器制御信号８２６を生成し、それにより減算器８１０に差分制御信号８２８を生成させるように信号を送る。
【００３７】
また図８Ａに示されている通り、可変ゲイン回路８０８の出力は比較器回路８３０およびマルチプレクサ８３４の両方に印加される。信号８０６はまたマルチプレクサ８３４に印加される。比較器回路８３０は、入力信号８０９と比較器回路８３０に設定された閾値とを比較し、それにより信号８０９がアナログ増幅器１６６により提供される合計ゲインの８８パーセントのようなある予め決定された値よりも大きいかどうかを判定する。比較器回路８３０は信号８０９がアナログ増幅器１６６の合計ゲインの８８パーセントよりも大きいと判定した場合、選択制御信号８３２が生成され、選択制御信号８３２はマルチプレクサ８３４に印加され、それによりデジタル方式で乗算された信号８０７をマルチプレクサ８３４の出力８３６として選択するようにマルチプレクサ８３４を制御する。比較器回路８３０は信号８０９がアナログ増幅器１６６の最大出力の８８パーセントのようなある予め決定された限度よりも小さいと判定した場合、マルチプレクサ８３４は入力８０９を出力８３６として選択する。ひずみが信号の中に起こり得るので、信号８０９がアナログ増幅器１６６の最大出力の８８パーセントより大きいレベルに増幅された場合、アナログ方式で増幅された信号８０９を用いないことが望ましい。信号８０９がアナログ増幅器１６６の最大出力の８８パーセントのようなある予め決定された限度よりも大きい場合、より少ないひずみがデジタル方式で乗算された信号８０７内に存在するであろうから、デジタル方式で乗算された信号８０７が出力８３６として選択される。
【００３８】
図８Ｂは、マルチゲインリニア処理を用いた信号プロセッサ８００の単一チャネルの第２の実施形態の概要ブロック図であり、比較回路８１２およびステッチング／選択器回路３５６を説明する。概要的に図８Ｂに説明される実施形態は、ＭＵＸ８３４が加重ゲインステージ移行回路８５０と取り替えられており、かつ８８％比較器回路８３０が取り除かれることを除いては図８に示されている実施形態と同様である。表記を単純にするため、デジタル方式で乗算された信号８０７は次の開示においてゲイン００１ステージ、ゲイン００１信号またはゲイン００１データと表され得、アナログ方式で増幅された信号８０９は次の開示においてゲイン１２８ステージ、ゲイン１２８信号またはゲイン１２８データと表され得る。
【００３９】
チャネル１の出力信号としてゲイン００１ステージの使用とゲイン１２８ステージの使用とを切り替えるとき、加重ゲイン移行回路８５０は円滑な移行を提供する。このように、固定ポイントで直接にゲイン１２８ステージからゲイン００１ステージに移行する代わりに、例えばゲイン１２８ステージがその最大の８８パーセントより大きいとき、両ステージからのデータが円滑にステージを移行するために用いられ得る。ステージが完全一致しない場合、そのような円滑化は起こり得る異常なデータ破壊を減らす。これを達成する一つの方法は、加重ファクターを算定することである。例えば、一つのそのような加重ファクターは、アナログ方式で乗算された信号（ゲイン１２８ステージ）のデジタル化レベルに基づいて表１にしたがって算定され得る。
【００４０】
【表１】
一実施形態において、表１中で提供される加重は、ルックアップテーブルとして適用され得る。メモリを節約するためならびにテーブル長およびテーブル値の点での柔軟性を提供するために、一実施形態において表１中で提供される加重は数式（１）および（２）を用いて算定される。
数式（１） ゲイン１２８加重＝０ｘＥ１４６−ゲイン１２８データ（ここで、算定されるゲイン１２８加重は、０≦算定されるゲイン１２８加重≦４０９６に限定される）
数式（２） ゲイン００１加重＝４０９６−ゲイン１２８加重
チャネルの加重出力は、次いで数式（３）にしたがって算定され得る。
【００４１】
【数１】
表１は、アナログ方式で乗算された信号８０９（ゲイン１２８信号）の最大レベルの８８％に基づいている。他の比較レベルもまた用いられ得る。例えば、一実施形態において、９２％（０ｘＥＣＣＣ）は比較レベルとして用いられる。そのような一実施形態でゲイン１２８レベルに対応するテーブル値は、０ｘＥＣＣＣから０ｘＤＣＣＣへ１刻みで分布する。数式（１）、（２）および（３）は、それに応じて修正される。
【００４２】
図８Ｃは、加重ゲイン移行回路８５０の一実施形態の概要ブロック図である。アナログ方式で乗算された信号８０９（ゲイン１２８信号）は、減算器８５２の一つの入力に供給される。減算器８５２のその他の入力は、値０ｘＥ１４６と連結され、値０ｘＥ１４６は表１に示される通りアナログ方式で乗算された信号８０９が有し得る最高の有効なレベルである。減算器８５２の出力はアナログ方式で乗算された信号の加重（ゲイン１２８加重）である。
【００４３】
減算器８５２の出力は、リミッタ８５３に提供される。リミッタ８５３は、減算器８５２の出力を０≦値≦４０９６となるような値に制限する。減算器８５２の出力は、減算器８５４の一つの入力に供給される。減算器８５４のその他の入力は、値４０９６と連結される。減算器８５４の出力は、デジタル方式で乗算された信号の加重（ゲイン００１加重）である。
【００４４】
アナログ方式で乗算された信号８０９およびゲイン１２８加重は、乗算器８５６へと入力される。同様に、デジタル方式で乗算された信号８０７およびゲイン００１加重は、乗算器８５８へと入力される。乗算器８５６および８５８の出力は、加算器８６０へと入力される。加算器８６０の出力は、除算器回路８６２へと入力される。除算器回路８６２は、入力を４０９６で割る。除算器回路８６２の出力は、チャネル出力としての加重ゲイン移行回路８５０の出力である。
【００４５】
図９は、図２中に説明されるデータコンソリデーター／シリアライザーの一実施形態の概要ブロック図である。図９に示される通り、それぞれのチャネルからのデータの大きなパラレルストリームは、パラレルレジスタ９０６に印加される。例えば、チャネルＡ（１０８）からのピーク信号３８２は、パラレルレジスタ９０６に印加される３２ビット長ワードを含み得る。同様に、面積信号３８６もまた、パラレルレジスタ９０６に印加される３２ビット長ワードであり得る。さらに、チャネルＡ（１０８）のパルス幅信号９０２および他の入力９０４はまた、パラレルレジスタ９０６に印加される３２ビット長ワードを含み得る。チャネルＮ（１１２）を含むチャネルのそれぞれは、パラレルレジスタ９０６に並列に印加される複数の３２ビット長データワードを含み得る。実際のインプリメンテーションでは、データは３２ビット長ワードを含み、かつさらなるビットもまた含まれ得、さらなるビットはパラレルレジスタ９０６の幅を拡大し得る。少なくとも一インプリメンテーションでは、パラレルレジスタ９０６は５１２ビット長であり、５１２ビット長は約１５の入力を可能にする。パラレルレジスタ９０６は次いで、先入れ先出し（ＦＩＦＯ）レジスタ９０８に印加される出力を生成し、先入れ先出し（ＦＩＦＯ）レジスタ９０８はさらにデータをバッファに入れる。ＦＩＦＯレジスタのそれぞれのセクションは３２ビット長（または他のビットが含まれている場合は他の幅）であり、かつ６４階層の深さであり得る。換言すれば、ＦＩＦＯ９０８は、イベントデータのバッファリングに６４イベントまで提供し得る。ＦＩＦＯ９０８の出力は、ステートマシン９１０に印加される５１２ビット長信号のような大きなパラレル信号である。ステートマシン９１０は５１２ビット長データを一連の３２ビットワードに編成し、一連の３２ビットワードは順次、バスインターフェース２２４に印加される。バスインターフェースは次いでデータ２２６をシステムバス１２８に印加する。一連の順次的な３２ビット長ワードは、チャネルＡ（１０８）からのデータおよびさらなるチャネルからの同様のデータを全て含む、ピーク信号３８２、面積信号３８６、パルス幅信号９０２および他の計算９０４を含む一連のデータを含み得る。したがって、システムバス１２８は、順次的な様式で３２ビット長ワードでデータを受け取り、システムバス１２８上で様々なコンポーネントにこのデータをダウンロードする。
【００４６】
本明細書に開示される様々な実施形態は、サンプルベースで、フィールドプログラマブルゲートアレイまたは特定用途向け集積回路のような処理チップを介してデータをクロック制御することにより、より高いスループットを得る利点を提供する。処理チップ内に含まれる処理ロジックは様々なロジックを提供し、様々なロジックはチップの中にプログラムされて、ソートまたは分析のためにセルを識別するようにされ得、かつ処理ロジックはパラレルアーキテクチャにおいてサンプルベースで処理を行い、パラレルアーキテクチャはデータの高いスループットを提供する。加えて、複数のマルチゲインリニア回路が提供され、その複数のマルチゲインリニア回路は一緒にステッチされフローサイトメーター内のセルの比較的正確な識別を可能にする高いダイナミックレンジをもつ正確なデータおよび高解像度のデータを提供する。
【００４７】
発明の前記説明は、例示および解説の目的で示された。網羅的であること、または発明をまさにその開示された態様に限定することは意図されておらず、かつ上記教示に照らし合わせて他の改変および他の変形は可能であり得る。発明の原理および実用的な応用を最良に説明するために実施形態が選択され、かつ説明され、それにより当業者に、様々な実施形態および様々な改良が、意図される特定用途に適するように発明を最良に利用することを可能にする。添付の特許請求の範囲が従来技術で限定される限りを除き発明の他の代替実施形態を含むように解釈されることが、意図されている。
【特許請求の範囲】
【請求項１】
高解像度の出力データ信号を生成するシステムであって、
該システムは、
ゲインファクターにより入力データ信号を増幅するアナログ増幅器と、
該増幅された入力データ信号をデジタル化する第１のアナログデジタル変換器と、
該入力データ信号をデジタル化する第２のアナログデジタル変換器と、
該デジタル化された入力信号を増幅するデジタル増幅器と、
該デジタル化され増幅された入力データ信号か該増幅されデジタル化された入力データ信号かを予め決められた基準に基づき出力信号として選択する選択回路と
を含む、システム。
【請求項２】
前記増幅されデジタル化された入力データ信号と前記デジタル化され増幅された入力データ信号とを比較する比較器をさらに含み、
該比較は該デジタル化され増幅された入力データ信号と該増幅されデジタル化された入力データ信号との不一致を無くすために用いられる、請求項１に記載のシステム。
【請求項３】
オフセットモニタをさらに含み、
該オフセットモニタは前記増幅されデジタル化された入力データ信号内のオフセットをモニタし、該モニタされたオフセットに基づき前記入力データ信号のオフセットを制御する制御信号を生成する、請求項１に記載のシステム。
【請求項４】
前記出力信号は該出力信号の１つ以上の特性を判定するために処理され、
バスによる搬送のためのバスインターフェースユニットへシリアル様式で提供するために該１つ以上の特性を連結する回路をさらに含む、請求項１に記載のシステム。
【請求項５】
前記システムはフローサイトメーターにおいて用いられる、請求項１に記載のシステム。
【請求項６】
粒子の１つ以上の物理的特徴を測定および分析するシステムであって、
該システムは、
光源であって、該光源が該粒子を照射することにより、該粒子が、光信号として該光源による照射に応答して、光を散乱するか、または蛍光する、光源と、
該粒子が該光源を通り過ぎるように流体ストリームにおいて該粒子を移送する流体サブシステムと、
１つ以上のチャネルを含む光学サブシステムであって、該チャネルのそれぞれは、検出された光信号として該光信号をフィルターおよび検出する、光学サブシステムと、
該チャネルのそれぞれに対して、該検出された光信号を受け取りかつ処理する電子サブシステムであって、該検出された光信号のそれぞれをデジタル方式およびアナログ方式の両方で増幅し、該検出された光信号のデジタル方式で増幅されたバージョンと該検出された光信号のアナログ方式で増幅されたバージョンとを比較して、該検出された光信号のデジタル方式で増幅されたバージョンと該検出された光信号のアナログ方式で増幅されたバージョンとをステッチすることにより、該粒子の特性を判定するために処理される出力を生成する電子サブシステムと
を含む、システム。
【請求項７】
前記電子サブシステムが、前記チャネルのそれぞれに対して、
前記検出された光信号を増幅することにより、検出されアナログ方式で増幅された光信号を生成するアナログ増幅器と、
該検出されアナログ方式で増幅された光信号を該検出されアナログ方式で増幅された光信号のデジタルバージョンに変換する第１のアナログデジタル変換器と、
該検出された光信号を該検出された光信号のデジタルバージョンに変換する第２のアナログデジタル変換器と、
該検出された光信号のデジタルバージョンを増幅することにより、検出されデジタル方式で増幅された光信号を生成するデジタル増幅器と、
さらなる処理のために該検出されアナログ方式で増幅された光信号か該検出されデジタル方式で増幅された光信号かのどちらを出力するかを判断する比較器と
を含む、請求項６に記載のシステム。
【請求項８】
前記電子サブシステムが前記検出されアナログ方式で増幅された光信号のレベルを制御する可変ゲイン回路を含む、請求項７に記載のシステム。
【請求項９】
前記検出されアナログ方式で増幅された光信号と前記検出されデジタル方式で増幅された光信号との比較が前記可変ゲイン回路のゲインを制御するために用いられる、請求項８に記載のシステム。
【請求項１０】
前記検出されアナログ方式で増幅された光信号と前記検出されデジタル方式で増幅された光信号との比較を行い、減算器出力を生成する減算器と、
該減算器出力を積分して、積分された減算器出力を生成する積分器であって、該積分された減算器出力は、前記可変ゲイン回路に入力されて、該可変ゲイン回路のゲインを制御する、積分器と
をさらに含む、請求項９に記載のシステム。
【請求項１１】
前記電子サブシステムが、サンプルベースで、並列に前記検出された光信号を処理する、請求項６に記載のシステム。
【請求項１２】
前記システムはフローサイトメーターにおいて用いられる、請求項６に記載のシステム。
【請求項１３】
広範囲の振幅を有する入力データを処理する方法であって、
該方法は、
予め決められたゲインファクターを用いて該入力データを増幅することにより、増幅された入力データを生成することと、
該増幅された入力データをデジタル化することにより、増幅されデジタル化された入力データを生成することと、
該入力データをデジタル化することにより、デジタル化された入力データを生成することと、
該デジタル化された入力データに、該予め決められたゲインファクターと同じ量を乗算することにより、デジタル化され乗算された入力データを生成することと、
該増幅されデジタル化された入力データと該デジタル化され乗算された入力データとを比較することにより、該増幅されデジタル化された入力データと該デジタル化され乗算された入力データとの不一致を無くすことと、
予め決められた基準に基づき、該増幅されデジタル化された入力データか該デジタル化され乗算された入力データかを選択することにより、高解像度の出力データを生成することと
を含む、方法。
【請求項１４】
前記増幅されデジタル化された入力データの信号内のオフセットをモニタすることと、
該モニタされたオフセットに基づき前記入力データの信号のオフセットを制御することと
をさらに含む、請求項１３に記載の方法。
【請求項１５】
出力信号は該出力信号の１つ以上の特性を判定するために処理され、
該１つ以上の特性を連結することと、
バスによる搬送のためのバスインターフェースユニットへ該連結された１つ以上の特性を提供することと
をさらに含む、請求項１３に記載の方法。
【請求項１６】
フローサイトメーターの複数のデータチャネルからのデータを処理する方法であって、
該方法は、
該データをデジタル化することにより、デジタル化されたデータの複数のチャネルを生成することと、
該デジタル化されたデータの複数のチャネルをプロセッサ内で並列に処理することと
を含み、該プロセッサは、
該デジタル化されたデータの複数のチャネルのうちのデジタル化されたデータの選択された個々のチャネルを、複数の選択された時間遅延だけ遅延させることにより、該デジタル化されたデータの複数のチャネルを時間的に整列させることと、
該デジタル化されたデータの複数のチャネルと閾値を比較することによって、該デジタル化されたデータの複数のチャネルからチャネルトリガを生成することと、
該チャネルトリガのサブセットを選択することにより、イベントウィンドウ信号の生成を促進することと、
該プロセッサ内のプログラマブルロジックを用いることにより、該イベントウィンドウ信号の生成をさらに促進することと、
該デジタル化されたデータの複数のチャネルから、デジタル化されたデータ出力信号を生成することと、
該イベントウィンドウ信号を用いて、該デジタル化されたデータ出力信号を選択することと
を行う、方法。
【請求項１７】
前記プログラマブルロジックはルックアップテーブルを含む、請求項１６に記載の方法。
【請求項１８】
複数の入力データ信号を同時に処理することにより高いデータスループットを提供する電子制御システムであって、
該システムは、
該複数の入力データ信号をデジタル化し、これにより複数の２進数の入力データ信号を生成する複数のアナログデジタル変換器と、
該２進数の入力データ信号を同時に処理するプロセッサと
を含み、該プロセッサは、
該２進数の入力データ信号を時間的に整列させる複数の遅延回路と、
該２進数の入力データ信号と予め決められた閾値とを比較することにより、チャネルトリガを生成する複数の比較器回路と、
該２進数の入力データ信号から２進数の出力データ信号を生成する検出器回路と、
該チャネルトリガおよびプログラマブルロジックを用いることにより、該２進数の出力データ信号のサブセットを選択するイベントウィンドウ信号を生成するイベントウィンドウジェネレータと
を含む、システム。
【請求項１９】
前記プログラマブルロジックはルックアップテーブルを含む、請求項１８に記載の電子制御システム。
【請求項２０】
電子フローシステムはフローサイトメーターにおいて用いられる、請求項１８に記載の電子制御システム。
【請求項２１】
粒子を照射する光源と、
検出された光信号として、該照射された粒子により散乱された光、または該照射された粒子からの蛍光を検出する１つ以上の光検出器と、
該検出された光信号を増幅するアナログ増幅器と、
該検出され増幅された光信号をデジタル化することにより、第１の増幅されデジタル化された信号を生成する第１のアナログデジタル変換器と、
該検出された光信号をデジタル化することにより、検出されデジタル化された光信号を生成する第２のアナログデジタル変換器と、
該検出されデジタル化された光信号を増幅することにより、第２のデジタル化され増幅された信号を生成するデジタル増幅器と、
該第１の増幅されデジタル化された信号と該第２のデジタル化され増幅された信号とを組み合わせることにより、出力信号を生成するステッチング回路であって、該出力信号は該粒子の１つ以上の特性を得ることに用いられる、ステッチング回路と
を含む、フローサイトメーター。
【請求項２２】
第１の増幅されデジタル化された信号に関連したオフセットを判定するオフセット回路をさらに含み、前記検出された光信号が前記アナログ増幅器で増幅される前または前記第２のアナログデジタル変換器でデジタル化される前に、該判定されたオフセットが該検出された光信号を調整することに用いられる、請求項２１に記載のフローサイトメーター。
【請求項２３】
前記ステッチング回路は、前記第１の増幅されデジタル化された信号に適用される第１のファクター、および前記第２のデジタル化され増幅された信号に適用される第２のファクターを決定し、前記出力信号として、加重された第１の増幅された信号と加重された第２の増幅された信号を加算する、請求項２１に記載のフローサイトメーター。
【請求項２４】
前記第１および第２のファクターは、メモリに記憶されたテーブルを参照することにより得られる、請求項２３に記載のフローサイトメーター。
【請求項２５】
前記第１および第２のファクターは、数式を計算することにより得られる、請求項２３に記載のフローサイトメーター。
【請求項２６】
前記第１の増幅されたデジタル信号と前記第２の増幅されたデジタル信号とを比較する比較回路をさらに含み、
該比較は、該第１の増幅されたデジタル信号と該第２の増幅されたデジタル信号とを一致させるためのゲイン回路への入力として用いられる、請求項２１に記載のフローサイトメーター。
【請求項２７】
前記比較回路は減算器である、請求項２６に記載のフローサイトメーター。
【請求項１】
高解像度の出力データ信号を生成するシステムであって、
該システムは、
ゲインファクターにより入力データ信号を増幅するアナログ増幅器と、
該増幅された入力データ信号をデジタル化する第１のアナログデジタル変換器と、
該入力データ信号をデジタル化する第２のアナログデジタル変換器と、
該デジタル化された入力信号を増幅するデジタル増幅器と、
該デジタル化され増幅された入力データ信号か該増幅されデジタル化された入力データ信号かを予め決められた基準に基づき出力信号として選択する選択回路と
を含む、システム。
【請求項２】
前記増幅されデジタル化された入力データ信号と前記デジタル化され増幅された入力データ信号とを比較する比較器をさらに含み、
該比較は該デジタル化され増幅された入力データ信号と該増幅されデジタル化された入力データ信号との不一致を無くすために用いられる、請求項１に記載のシステム。
【請求項３】
オフセットモニタをさらに含み、
該オフセットモニタは前記増幅されデジタル化された入力データ信号内のオフセットをモニタし、該モニタされたオフセットに基づき前記入力データ信号のオフセットを制御する制御信号を生成する、請求項１に記載のシステム。
【請求項４】
前記出力信号は該出力信号の１つ以上の特性を判定するために処理され、
バスによる搬送のためのバスインターフェースユニットへシリアル様式で提供するために該１つ以上の特性を連結する回路をさらに含む、請求項１に記載のシステム。
【請求項５】
前記システムはフローサイトメーターにおいて用いられる、請求項１に記載のシステム。
【請求項６】
粒子の１つ以上の物理的特徴を測定および分析するシステムであって、
該システムは、
光源であって、該光源が該粒子を照射することにより、該粒子が、光信号として該光源による照射に応答して、光を散乱するか、または蛍光する、光源と、
該粒子が該光源を通り過ぎるように流体ストリームにおいて該粒子を移送する流体サブシステムと、
１つ以上のチャネルを含む光学サブシステムであって、該チャネルのそれぞれは、検出された光信号として該光信号をフィルターおよび検出する、光学サブシステムと、
該チャネルのそれぞれに対して、該検出された光信号を受け取りかつ処理する電子サブシステムであって、該検出された光信号のそれぞれをデジタル方式およびアナログ方式の両方で増幅し、該検出された光信号のデジタル方式で増幅されたバージョンと該検出された光信号のアナログ方式で増幅されたバージョンとを比較して、該検出された光信号のデジタル方式で増幅されたバージョンと該検出された光信号のアナログ方式で増幅されたバージョンとをステッチすることにより、該粒子の特性を判定するために処理される出力を生成する電子サブシステムと
を含む、システム。
【請求項７】
前記電子サブシステムが、前記チャネルのそれぞれに対して、
前記検出された光信号を増幅することにより、検出されアナログ方式で増幅された光信号を生成するアナログ増幅器と、
該検出されアナログ方式で増幅された光信号を該検出されアナログ方式で増幅された光信号のデジタルバージョンに変換する第１のアナログデジタル変換器と、
該検出された光信号を該検出された光信号のデジタルバージョンに変換する第２のアナログデジタル変換器と、
該検出された光信号のデジタルバージョンを増幅することにより、検出されデジタル方式で増幅された光信号を生成するデジタル増幅器と、
さらなる処理のために該検出されアナログ方式で増幅された光信号か該検出されデジタル方式で増幅された光信号かのどちらを出力するかを判断する比較器と
を含む、請求項６に記載のシステム。
【請求項８】
前記電子サブシステムが前記検出されアナログ方式で増幅された光信号のレベルを制御する可変ゲイン回路を含む、請求項７に記載のシステム。
【請求項９】
前記検出されアナログ方式で増幅された光信号と前記検出されデジタル方式で増幅された光信号との比較が前記可変ゲイン回路のゲインを制御するために用いられる、請求項８に記載のシステム。
【請求項１０】
前記検出されアナログ方式で増幅された光信号と前記検出されデジタル方式で増幅された光信号との比較を行い、減算器出力を生成する減算器と、
該減算器出力を積分して、積分された減算器出力を生成する積分器であって、該積分された減算器出力は、前記可変ゲイン回路に入力されて、該可変ゲイン回路のゲインを制御する、積分器と
をさらに含む、請求項９に記載のシステム。
【請求項１１】
前記電子サブシステムが、サンプルベースで、並列に前記検出された光信号を処理する、請求項６に記載のシステム。
【請求項１２】
前記システムはフローサイトメーターにおいて用いられる、請求項６に記載のシステム。
【請求項１３】
広範囲の振幅を有する入力データを処理する方法であって、
該方法は、
予め決められたゲインファクターを用いて該入力データを増幅することにより、増幅された入力データを生成することと、
該増幅された入力データをデジタル化することにより、増幅されデジタル化された入力データを生成することと、
該入力データをデジタル化することにより、デジタル化された入力データを生成することと、
該デジタル化された入力データに、該予め決められたゲインファクターと同じ量を乗算することにより、デジタル化され乗算された入力データを生成することと、
該増幅されデジタル化された入力データと該デジタル化され乗算された入力データとを比較することにより、該増幅されデジタル化された入力データと該デジタル化され乗算された入力データとの不一致を無くすことと、
予め決められた基準に基づき、該増幅されデジタル化された入力データか該デジタル化され乗算された入力データかを選択することにより、高解像度の出力データを生成することと
を含む、方法。
【請求項１４】
前記増幅されデジタル化された入力データの信号内のオフセットをモニタすることと、
該モニタされたオフセットに基づき前記入力データの信号のオフセットを制御することと
をさらに含む、請求項１３に記載の方法。
【請求項１５】
出力信号は該出力信号の１つ以上の特性を判定するために処理され、
該１つ以上の特性を連結することと、
バスによる搬送のためのバスインターフェースユニットへ該連結された１つ以上の特性を提供することと
をさらに含む、請求項１３に記載の方法。
【請求項１６】
フローサイトメーターの複数のデータチャネルからのデータを処理する方法であって、
該方法は、
該データをデジタル化することにより、デジタル化されたデータの複数のチャネルを生成することと、
該デジタル化されたデータの複数のチャネルをプロセッサ内で並列に処理することと
を含み、該プロセッサは、
該デジタル化されたデータの複数のチャネルのうちのデジタル化されたデータの選択された個々のチャネルを、複数の選択された時間遅延だけ遅延させることにより、該デジタル化されたデータの複数のチャネルを時間的に整列させることと、
該デジタル化されたデータの複数のチャネルと閾値を比較することによって、該デジタル化されたデータの複数のチャネルからチャネルトリガを生成することと、
該チャネルトリガのサブセットを選択することにより、イベントウィンドウ信号の生成を促進することと、
該プロセッサ内のプログラマブルロジックを用いることにより、該イベントウィンドウ信号の生成をさらに促進することと、
該デジタル化されたデータの複数のチャネルから、デジタル化されたデータ出力信号を生成することと、
該イベントウィンドウ信号を用いて、該デジタル化されたデータ出力信号を選択することと
を行う、方法。
【請求項１７】
前記プログラマブルロジックはルックアップテーブルを含む、請求項１６に記載の方法。
【請求項１８】
複数の入力データ信号を同時に処理することにより高いデータスループットを提供する電子制御システムであって、
該システムは、
該複数の入力データ信号をデジタル化し、これにより複数の２進数の入力データ信号を生成する複数のアナログデジタル変換器と、
該２進数の入力データ信号を同時に処理するプロセッサと
を含み、該プロセッサは、
該２進数の入力データ信号を時間的に整列させる複数の遅延回路と、
該２進数の入力データ信号と予め決められた閾値とを比較することにより、チャネルトリガを生成する複数の比較器回路と、
該２進数の入力データ信号から２進数の出力データ信号を生成する検出器回路と、
該チャネルトリガおよびプログラマブルロジックを用いることにより、該２進数の出力データ信号のサブセットを選択するイベントウィンドウ信号を生成するイベントウィンドウジェネレータと
を含む、システム。
【請求項１９】
前記プログラマブルロジックはルックアップテーブルを含む、請求項１８に記載の電子制御システム。
【請求項２０】
電子フローシステムはフローサイトメーターにおいて用いられる、請求項１８に記載の電子制御システム。
【請求項２１】
粒子を照射する光源と、
検出された光信号として、該照射された粒子により散乱された光、または該照射された粒子からの蛍光を検出する１つ以上の光検出器と、
該検出された光信号を増幅するアナログ増幅器と、
該検出され増幅された光信号をデジタル化することにより、第１の増幅されデジタル化された信号を生成する第１のアナログデジタル変換器と、
該検出された光信号をデジタル化することにより、検出されデジタル化された光信号を生成する第２のアナログデジタル変換器と、
該検出されデジタル化された光信号を増幅することにより、第２のデジタル化され増幅された信号を生成するデジタル増幅器と、
該第１の増幅されデジタル化された信号と該第２のデジタル化され増幅された信号とを組み合わせることにより、出力信号を生成するステッチング回路であって、該出力信号は該粒子の１つ以上の特性を得ることに用いられる、ステッチング回路と
を含む、フローサイトメーター。
【請求項２２】
第１の増幅されデジタル化された信号に関連したオフセットを判定するオフセット回路をさらに含み、前記検出された光信号が前記アナログ増幅器で増幅される前または前記第２のアナログデジタル変換器でデジタル化される前に、該判定されたオフセットが該検出された光信号を調整することに用いられる、請求項２１に記載のフローサイトメーター。
【請求項２３】
前記ステッチング回路は、前記第１の増幅されデジタル化された信号に適用される第１のファクター、および前記第２のデジタル化され増幅された信号に適用される第２のファクターを決定し、前記出力信号として、加重された第１の増幅された信号と加重された第２の増幅された信号を加算する、請求項２１に記載のフローサイトメーター。
【請求項２４】
前記第１および第２のファクターは、メモリに記憶されたテーブルを参照することにより得られる、請求項２３に記載のフローサイトメーター。
【請求項２５】
前記第１および第２のファクターは、数式を計算することにより得られる、請求項２３に記載のフローサイトメーター。
【請求項２６】
前記第１の増幅されたデジタル信号と前記第２の増幅されたデジタル信号とを比較する比較回路をさらに含み、
該比較は、該第１の増幅されたデジタル信号と該第２の増幅されたデジタル信号とを一致させるためのゲイン回路への入力として用いられる、請求項２１に記載のフローサイトメーター。
【請求項２７】
前記比較回路は減算器である、請求項２６に記載のフローサイトメーター。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【公表番号】特表２０１０−５２２３２８（Ｐ２０１０−５２２３２８Ａ）
【公表日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００９−５５４５８４（Ｐ２００９−５５４５８４）
【出願日】平成２０年３月２１日（２００８．３．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００８／００３７３０
【国際公開番号】ＷＯ２００８／１１８３５３
【国際公開日】平成２０年１０月２日（２００８．１０．２）
【出願人】（５１０００５８８９）ベックマン・コールター・インコーポレーテッド (174)
【公表日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年３月２１日（２００８．３．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００８／００３７３０
【国際公開番号】ＷＯ２００８／１１８３５３
【国際公開日】平成２０年１０月２日（２００８．１０．２）
【出願人】（５１０００５８８９）ベックマン・コールター・インコーポレーテッド (174)
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